JPS6184765A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS6184765A JPS6184765A JP20734184A JP20734184A JPS6184765A JP S6184765 A JPS6184765 A JP S6184765A JP 20734184 A JP20734184 A JP 20734184A JP 20734184 A JP20734184 A JP 20734184A JP S6184765 A JPS6184765 A JP S6184765A
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- JP
- Japan
- Prior art keywords
- processor
- storage device
- program
- slave
- slave processors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は複数のマイクロプロセッサから成るマルチプロ
セッサシステムに関するものである。
セッサシステムに関するものである。
従来例の構成とその問題点
近年、マイクロプロセッサの利用分野の拡大に伴ない、
マルチプロセッサシステムも多くの分野で導入されるよ
うになってきた。
マルチプロセッサシステムも多くの分野で導入されるよ
うになってきた。
上記マルチプロセッサシステムは、第１図に示すように
個々のマイ・クロプロセッサ２（スレーブプロセッサ２
）毎に不揮発性のリード・オン・メモリ３（以下、ＲＯ
Ｍと称する）を持っており、このＲＯＭ３のプログラム
が動作して、外部補助記憶装置４や、上位プロセッサ（
マスタープロセッサ１）からプログラム本体を自己のＲ
ＯＭ３に転送して使用するという方法がとられていた。
個々のマイ・クロプロセッサ２（スレーブプロセッサ２
）毎に不揮発性のリード・オン・メモリ３（以下、ＲＯ
Ｍと称する）を持っており、このＲＯＭ３のプログラム
が動作して、外部補助記憶装置４や、上位プロセッサ（
マスタープロセッサ１）からプログラム本体を自己のＲ
ＯＭ３に転送して使用するという方法がとられていた。
しかしながら上記のような構成では、各スレーブプロセ
ッサ２毎にＲＯＭ３を用意しているだめに、システム構
成が複雑になるという欠点を有していた。
ッサ２毎にＲＯＭ３を用意しているだめに、システム構
成が複雑になるという欠点を有していた。
発明の目的
本発明は上記の問題点に鑑みてなされたもので、システ
ムの構成を単純にし、安価なマルチグロセノサシステム
を提供するものである。
ムの構成を単純にし、安価なマルチグロセノサシステム
を提供するものである。
発明の構成
本発明は１つの上位プロセッサ及び複数の下位プロセッ
サかう成るマルチプロセッサシステムに対して、前記上
位プロセッサから前記個々の下位プロセッサにリセット
信号を供給する制御線を設け、この下位プロセッサかり
セットされている間に前記上位プロセッサが有する補助
記憶装置から前記下位プロセッサのプログラムを前記下
位プロセッサが共通で有する主記憶装置にロードするこ
とにより、上記目的を達するものである。
サかう成るマルチプロセッサシステムに対して、前記上
位プロセッサから前記個々の下位プロセッサにリセット
信号を供給する制御線を設け、この下位プロセッサかり
セットされている間に前記上位プロセッサが有する補助
記憶装置から前記下位プロセッサのプログラムを前記下
位プロセッサが共通で有する主記憶装置にロードするこ
とにより、上記目的を達するものである。
実施例の説明
以下、図面を参照しながら本発明の一実施例について説
明する。
明する。
第２図は本発明の一実施例におけるマルチプロセッサシ
ステムのブロック構成を示すものである。
ステムのブロック構成を示すものである。
第２図において、了はマスタープロセッサ（上位プロセ
ッサ）であり、初期起動時に不揮発メモｌ） ９ （Ｒ
ＯＭ ９ ）により、補助記憶装置１０から自己のプロ
グラムを取り出し、主記憶装置１１に格納する。次にス
レーブプロセッサ（下位プロセッサ）８〜８ｎのいずれ
かのスレーブプロセッサ８ｘ（但し、Ｉは１＜ｘ＜ｎの
整数）のプログラムを補助記憶装置１ｏより取り出し、
主記憶装置１１に格納する。この時、スレーブプロセッ
サ８ｊｃは、マスタープロセッサ７の制御の下にリセッ
ト状態（初期状態）になっており、スレーブプロセッサ
８工のプログラムがすべて主記憶装置１１に格納された
後にリセット状態が解除され、スレーブプロセッサ８Ｉ
の動作が開始する。
ッサ）であり、初期起動時に不揮発メモｌ） ９ （Ｒ
ＯＭ ９ ）により、補助記憶装置１０から自己のプロ
グラムを取り出し、主記憶装置１１に格納する。次にス
レーブプロセッサ（下位プロセッサ）８〜８ｎのいずれ
かのスレーブプロセッサ８ｘ（但し、Ｉは１＜ｘ＜ｎの
整数）のプログラムを補助記憶装置１ｏより取り出し、
主記憶装置１１に格納する。この時、スレーブプロセッ
サ８ｊｃは、マスタープロセッサ７の制御の下にリセッ
ト状態（初期状態）になっており、スレーブプロセッサ
８工のプログラムがすべて主記憶装置１１に格納された
後にリセット状態が解除され、スレーブプロセッサ８Ｉ
の動作が開始する。
１３は制御信号線で、リセット信号をマスタープロセッ
サ７からスレーブプロセッサ８エヘ転送する際の制御信
号を伝送する線であり、マスターフプロセッサ了カラ個
々のスレーフ゛プロセッサ８１．８ｎのリセット入力端
子へ接続されている。１２は共通バスで、主記憶装置１
１に格納されているブロクラムはマスターフプロセッサ
了、スレーブフ。
サ７からスレーブプロセッサ８エヘ転送する際の制御信
号を伝送する線であり、マスターフプロセッサ了カラ個
々のスレーフ゛プロセッサ８１．８ｎのリセット入力端
子へ接続されている。１２は共通バスで、主記憶装置１
１に格納されているブロクラムはマスターフプロセッサ
了、スレーブフ。
ロセノサ８１〜８ｎの各々から共通バス１２を経由して
参照される。
参照される。
以上のような構成によれば、マスタープロセッサ７から
制御信号線１３を介して送出される制御信号によりスレ
ーブプロセッサ８工をリセット状態にしている間に、補
助記憶装置１０からスレーブプロセッサ８ｘのプログラ
ムを共通バス１２を介して主記憶装置１１にロードする
ことができる。
制御信号線１３を介して送出される制御信号によりスレ
ーブプロセッサ８工をリセット状態にしている間に、補
助記憶装置１０からスレーブプロセッサ８ｘのプログラ
ムを共通バス１２を介して主記憶装置１１にロードする
ことができる。
なお本実施例ではスレーブプロセッサ８ｘのプログラム
を主記憶装置１１にロードする例について説明しだが、
スレーブプロセッサ８１〜８ｎｆべてをリセット状態に
してスレーブプロセッサ８１〜８ｎのプログラムをロー
ドしてもよいし、複数のスレーブプロセッサをリセット
状態にしてその複数のスレーブプロセッサのプログラム
をロードしてもよい。
を主記憶装置１１にロードする例について説明しだが、
スレーブプロセッサ８１〜８ｎｆべてをリセット状態に
してスレーブプロセッサ８１〜８ｎのプログラムをロー
ドしてもよいし、複数のスレーブプロセッサをリセット
状態にしてその複数のスレーブプロセッサのプログラム
をロードしてもよい。
また本実施例では共通バス１２と制御信号線１３とを別
個に設けて説明したが、共通バス１２上に制御信号線１
３から送出される制御信号をのせてもよい。
個に設けて説明したが、共通バス１２上に制御信号線１
３から送出される制御信号をのせてもよい。
発明の効果
以上のように本発明は、ンステム構成の単純化及び低価
格化と、始期プログラムの格納が高速にかつ簡単な手続
きで行なうことができ、その産業上の効果は犬なるもの
がある。
格化と、始期プログラムの格納が高速にかつ簡単な手続
きで行なうことができ、その産業上の効果は犬なるもの
がある。
第１図は従来のマルチプロセッサ７ステムのブロック結
線図、第２図は本発明の一実施例におけるマルチプロセ
ッサシステムのブロック結線図である。 １・・・・・・マスタープロセッサ、８・・・・・・ス
レーブプロセッサ、９・・・・・・不揮発メモリ、１０
・・・・・・補助記憶装置、１１・・・・・主記憶装置
、１２・・・・・・共通バス。
線図、第２図は本発明の一実施例におけるマルチプロセ
ッサシステムのブロック結線図である。 １・・・・・・マスタープロセッサ、８・・・・・・ス
レーブプロセッサ、９・・・・・・不揮発メモリ、１０
・・・・・・補助記憶装置、１１・・・・・主記憶装置
、１２・・・・・・共通バス。
Claims (1)
- プログラムを格納する主記憶装置と、前記主記憶装置に
格納された自己のプログラムを参照して動作する下位プ
ロセッサと、前記下位プロセッサと共通に主記憶装置を
参照できるとともに、前記下位プロセッサのプログラム
を保持する補助記憶装置を有する上位プロセッサと、前
記上位プロセッサの指示により前記下位プロセッサをリ
セット状態にさせる制御信号を伝送するバスとを具備し
、前記制御信号により前記下位プロセッサをリセット状
態にしている間に、前記上位プロセッサが前記下位プロ
セッサのプログラムを前記補助記憶装置から前記主記憶
装置に転送するマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20734184A JPS6184765A (ja) | 1984-10-02 | 1984-10-02 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20734184A JPS6184765A (ja) | 1984-10-02 | 1984-10-02 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6184765A true JPS6184765A (ja) | 1986-04-30 |
Family
ID=16538135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20734184A Pending JPS6184765A (ja) | 1984-10-02 | 1984-10-02 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6184765A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62260263A (ja) * | 1986-05-07 | 1987-11-12 | Fujitsu Ltd | マルチプロセツサによるプログラム制御方式 |
| JPS63265346A (ja) * | 1987-04-23 | 1988-11-01 | Nec Corp | プログラムロ−ド方式 |
| WO1989008296A1 (en) * | 1988-03-02 | 1989-09-08 | Fanuc Ltd | Method of loading a system program |
| JPH06348659A (ja) * | 1993-06-03 | 1994-12-22 | Nec Corp | データ処理システム |
| US5455927A (en) * | 1991-08-22 | 1995-10-03 | Acer Incorporated | Dual socket upgradeable computer motherboard with automatic detection and enablement of inserted upgrade CPU chip |
| US5546563A (en) * | 1991-04-22 | 1996-08-13 | Acer Incorporated | Single chip replacement upgradeable computer motherboard with enablement of inserted upgrade CPU chip |
| US5551012A (en) * | 1991-04-22 | 1996-08-27 | Acer Incorporated | Single socket upgradeable computer motherboard with automatic detection and socket reconfiguration for inserted CPU chip |
| US5761479A (en) * | 1991-04-22 | 1998-06-02 | Acer Incorporated | Upgradeable/downgradeable central processing unit chip computer systems |
| US9955093B2 (en) | 2014-09-29 | 2018-04-24 | Mitsubishi Electric Corporation | Switch control circuit, semiconductor apparatus, and magnetic ink reading apparatus |
-
1984
- 1984-10-02 JP JP20734184A patent/JPS6184765A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62260263A (ja) * | 1986-05-07 | 1987-11-12 | Fujitsu Ltd | マルチプロセツサによるプログラム制御方式 |
| JPS63265346A (ja) * | 1987-04-23 | 1988-11-01 | Nec Corp | プログラムロ−ド方式 |
| WO1989008296A1 (en) * | 1988-03-02 | 1989-09-08 | Fanuc Ltd | Method of loading a system program |
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| JPH06348659A (ja) * | 1993-06-03 | 1994-12-22 | Nec Corp | データ処理システム |
| US9955093B2 (en) | 2014-09-29 | 2018-04-24 | Mitsubishi Electric Corporation | Switch control circuit, semiconductor apparatus, and magnetic ink reading apparatus |
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