JPS6184142A - モノリシツクアナログインターフエース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、バスラインに対するアクセス手段を具えかつ
ディジタル信号によって作動する信号プロセッサと、ア
ナログ形式の信号を伝送する通信網との間のモノリシッ
クアナログインターフェース回路であって、変換手段及
び濾波手段と、例えば、自動利得制御、信号減衰、信号
検出及びクロック周波数の発生の如き電子機能を遂行す
る電子機能遂行手段とを具えるモノリシックアナログイ
ンターフェース回路に関する。

この種の回路はクライン・ヨシアキ、マカベ・タカヨシ
及びナカヤマ・ケンジ著の論文“ア・シングル・チップ
・エヌモス・アナログ・フロント・エンド・エルニスア
イ・フォー・モデムズ（Ａｓｉｎｇｌｅ−ｃｈｉｐ　Ｎ
ＭＯ５Ａｎａｌｏｇ　Ｆｒｏｎｔ−Ｅｎｄ　ＬＳＩ　ｆ
ｏｒλｌｏｄｅｍｓ”、　　アイ・イー・イー・イー・
ジャーナル・オブ・ソリッド・ステート・サーキッツ（
ＩＥＥＩＥＪｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ−３ｔａ
ｔｅ　Ｃ１ｒｃｕｉｔｓ）、Ｖｏｌ、５Ｃ−１７゜Ｎｏ
、６．　Ｄｅｃｅｍｂｅｒ　１９８０から既知である。

しかしこの既知の回路は幾つもの欠点を有している。実
際上この既知の回路はバスに対するアクセス手段を有し
ておらず、従ってマイクロプロセッサと直接は両立でき
ず、一方、クロックが一定であるので、通信網を介して
この既知の回路に接続される種々の形式の既存のモデム
にこの既知の回路を適応させることができない。更に、
そのプログラマブル機能に関する制限により、一層効果
的かつ汎用的な使用を可能ならしめるためにはユーザは
補足回路の追加を余儀なくされる。最後に、この既知の
回路ではエコー打消又は帰路阻止（リターン・パス・リ
ジェクション）機能を有するモデムを構成できない。

本発明の目的は、この既知の回路の欠点を除去したモノ
リシックアナログインターフェース回路を提供するにあ
る。

本発明のモノリシックアナログインターフェース回路は
、種々の手段のプログラミングを行うよう種々の手段に
おいて作用する入及び出データ並びに指令ワードをそれ
ぞれ格納するためバスラインに接続した送信及び受信レ
ジスタ並びに指令レジスタを具えたことを特徴とする。

従って本発明によればアナログインターフェース回路を
バスラインに対するアクセス手段と共に既知の任意のマ
イクロプロセッサに直接接続できる。実際上本発明の好
適な実施例ではバスインターフェースが８ビット幅を有
し、アナログインターフェース回路（ＣＩＡ）は信号プ
ロセッサから復号論理回路を介して、ユニットの選択の
ため、レジスタの選択のため及び妥当性検査（バリデー
ション）のため書込／読出信号を供給される。従って種
々の送信及び受信レジスタ並びに指令レジスタがアドレ
ス指定され、信号プロセッサ及び通信網の間の対話がア
ナログインターフェース回路を介して可能になる。信号
プロセッサによって送信されかつ指令レジスタに格納さ
れた指令ワードにより実現される種々の電子機能プログ
ラミングにより、種々の送信モードに対しダイナミック
な構成を達成できる。特に、スイッチトキャパシタフィ
ルタのダイナミックプログラミングにより既存のいずれ
の形式の遠端モデムに対しても適応が容易になる。実際
上、スイッチトキャパシタフィルタに対してはしゃ断固
波数が信号プロセッサによりプログラミングされるフィ
ルタの作動周波数に正比例するので、本発明によればあ
る形式のモデムから他の形式のモデムへの適応及び置換
を実現することができる。

本発明は特に、クロック周波数発生手段を具え、送信に
割り当てるクロック信号が受信に割り当てるクロック信
号とは異なり、かつ送信又は受信に関連する濾波手段を
具えるアナログインターフェース回路において、送信又
は受信に関連する前記濾波手段の作動周波数をすべて、
送信に使用されるタロツク信号から導出するよう構成し
たことを特徴とする。これらの作動周波数は互いに多数
倍の関係にあり、かつ互いに同期しており、その同期及
び倍数全体の比に起因して、附加的な平滑フィルタを使
用する必要がなくなる。

また本発明のアナログインターフェース回路は、遂行す
べきエコー打消及び帰路阻止の機能を簡単な態嘩で可能
ならしめる集積化手段も具えている。

従って信号プロセッサと、これと関連する制御マイクロ
プロセッサと協働するアナログインタフェース回路によ
り、エコー打消又は帰路阻止機能を有するモデムを実現
できる一方、ＣＣＩＴＴによって提示された標準に十分
に準拠している。

また本発明のアナログインターフェース回路はプログラ
マブル・スイッチトキャパシタ帯域通過濾波手段を具え
、この濾波手段のプログラミングを作動周波数及びコン
デンサの調整によって達成できるという特長を有してい
る。コンデンサの調整によるプログラミングにより、濾
波手段のしゃ断固波数を移動して作動周波数の分周値以
外の値に調整することができ、従って特定モデムに適応
させることができる。

次に図面につき本発明の詳細な説明する。

第１図は本発明のアナログインターフェース回路ＣＩＡ
の使用態様を示し、アナログインターフェース回路ＣＩ
Ａは、遠端モデムＭＯに接続されかつこのアナログイン
ターフェース回路の適応すべき電話回線ＬＴに接続し、
かつ信号プロセッサＰＳＩ　に接続する。このアナログ
インターフェース回路ＣＩＡ及び信号プロセッサＰＳＩ
　は制御マイクロプロセッサＭＰＥと関連させ、全体で
モデムを構成するようにする。標準マイクロプロセッサ
であるマイクロプロセッサＭＰＢは信号プロセッサＰＳ
Ｉ　　と関連するデータバスＢＵＳＤ並びにアドレス指
定及び制御信号ＳＡＣを介して前記モデムの制御を行う
。電話回線しＴに対するアナログインターフェース回路
ＣＩＡの接続及び適応は第５図につき後で説明する。

また第１図にはアナログインターフェース回路の接続も
示してあり、このアナログインターフェース回路の種々
の入及び出信号も示しである。これらの信号とそれぞれ
関連する種々の機能は次の通りである。

ＴεＳＴ：　テストモート′のプログラミング；ＴＥＳ
Ｔ＝０の場合、続出の目的のため指令レジスタにアクセ
スできる。

ＴＥＭ　：　内部送信フィルタ及び減衰器からアナログ
インターフェース回路ＣＩＡへのテスト信号の入力端子
（部品のテストを容易にする）。

０７〜ＤＯ：　信号プロセッサのバスアクセスと両立し
、かつ所要に応じ、他の周辺回路からの双方向バスアク
セス。

Ｃ３Ｏ，Ｃ３Ｉ　：外部チップを付随しないアナログイ
ンターフェース回路ＣＩＡのアドレス指定。ｃｓｏ＝。

及びｃｓ１＝１の場合アナログインターフェース回路Ｃ
ＩＡがアドレス指定される。

Ｒ５Ｏ，Ｒ５Ｉ：　　内部レジスタのアドレス指定。

Ｒ／Ｗ　：　　レジスタの続出又は書込モードの選択。

百　：妥轟性検査（バリデーション）信号Ａ　ＧＮＤ：
アナログ接地（アース）。

Ｄ　ＧＮＤ：ディジタル接地（アース）。

ＣＡＧ２＋　接地した外部コンデンサのための自動利得
制御部の出力端子 ＤＳＩ　：　接地した外部コンデンサのための信号検出
装置の端子。

ＶＤＤ　：　＋　５　Ｖ　　電源電圧 ＶＥＢ＝−５ｖ　電源電圧 ＨＴ：　マイクロプロセッサＭＰＥによってアナログイ
ンターフェース回路ＣＩＡに供給され、電話回線ＬＴの
適応のためのターミナルクロック（リレーを制御）。

ＨＥ：　　アナログインターフェース回路ＣＩＡによっ
て発生し、マイクロプロセッサＭＰＨにも結合される送
信ピットレートクロック（ビット／秒）。

ＨＥＲ：　アナログインターフェース回路ＣＩＡによっ
て発生し、信号プロセッサＰＳＩ　にも結合する送信ボ
ークロック　（単位はボー）。

Ｈａｓ　：　アナログインターフェース回路ＣＩＡによ
って発生し、信号プロセッサＰＳＩ　にも結合する送信
サンプリングクロック（Ｈ２）。

ＨＥ！、１　：　　アナログインターフェース回路ＣＩ
Ａによって発生し、マイクロプロセッサ−ＩＰＨにも結
合する送信多重化クロック（Ｈｚ）。

ＨＲ：　　アナログインターフェース回路ＣＩＡによっ
て発生し、マイクロプロセッサＭＰＨにも結合する受信
ピットレートクロック（ビット／秒）。

ＨＲＲ：　アナログインターフェース回路ＣＩＡによっ
て発生し、信号プロセッサＰＳＩ　にも結合する受信ポ
ークロっり　（ボー）。

ＨＲ３：　アナログインターフェース回路ＣＩＡによっ
て発生し、信号プロセッサＰＳＩ　にも結合する受信サ
ンプリングクロック（Ｈｚ）。

ＨＲＭ：　アナログインターフェース回路ＣＩＡによっ
て発生し、マイクロプロセッサＭＰＥにも結合する受信
多重化クロック（Ｈｚ）。

８Ｍ　：電話回線ＬＴ用のアダプタに接続する送信信号
出力端子。

巳　ニブリッジ分周器を介して推定エコー入力端子に接
続する推定エコー出力端子。

εＢ　：推定エコー入力端子。

εＥＭ：電話回線ＬＴ用のアダプタに接続する送信信号
入力端子。

ＲＥ：　電話回線ＬＴ用のアダプタに接続する複合信号
入力端子。

アナログインターフェース回路の簡略化したブロック図
を第２図に示し、この図においてはアナログインターフ
ェース回路の各機能毎にブロックを示しである。復号論
理回路１は信号プロセッサから、でて−〇及びＣ３１＝
１の場合にアナログインターフェース回路のアドレス指
定を行うＣ３Ｏ及びＣ５Ｉの如き信号と、アナログイン
ターフェース回路の内部レジスタのアドレス指定を行う
Ｒ５Ｏ及びＲ３Ｉの如き信号と、Ｒ／’Ｗ＝ｏの場合レ
ジスタの書込モードを選択し、またＲ／Ｗ＝１の場合続
出モードを選択するＲ／Ｗの如き信号と、データ交換動
作に対する妥当性検査信号である豆の如き信号とを供給
される。復号論理回路１は８ビツトバスＤＯ〜Ｄ７上に
存在するデータの送信及びエコーレジスタ２への転送を
可能ならしめるか、又は受信及び残留信号レジスタ３に
存在するデータの８ビツトバスＤＯ〜Ｄ７への転送を可
能ならしめ、また復号論理回路１はアナログインターフ
ェース回路の種々の電子機能をプログラミングするため
の指令ワードを含む指令レジスタ４の制御及び妥当性検
査を行、うことによりモデムの形式を特定することを可
能ならしめる。第２及び４図では＊印を付した矢印によ
って種々の指令を示しである。使用されるサンプルは１
２ビツトの幅を有しているので復号論理回路１は、デー
タバスのＤＯ〜Ｄ７上に８ビツトが存在する場合まず０
７〜Ｄ４上の下位４ビツトを送信及びエコーレジスタに
分岐し、１２ビツトワードが再構成された場合、このワ
ードは多重化された（１２　ビット）ディジタル・アナ
ログ変換器５へ転送され、これはこのディジタル・アナ
ログ変換器が送信信号に関するデータ及びエコー信号（
この信号はエコー打消モデムが使用される場合に有用）
に関するデータを交互に変換することを意味する。推定
エコーは複雑なアルゴリズムを介して計算され、その計
算結果は送信信号及び受信信号の関数である。ディジタ
ル・アナログ変換器５の出力端子ではエコーに関する信
号がブロッキングサンプラー６によってサンプリング及
びブロッキングされ、かつ送信信号に関する信号はブロ
ッキングサンプラー７を通過する。これらのプロツキグ
サンプラ−６及び７の制御信号はそれぞれ旺５（Ｓ４）
及びＨε５（Ｓｌ）であり、これらの信号は送信サンプ
リングクロックＨＥＳと同期している。そして送信信号
は、送信サンプリングブロックＨＥＳに同期した周波数
によって制御される六次楕円関数特性のスイッチトキャ
パシタ低域通過フィルタ８を通過し、次いでプログラマ
ブル出力減衰器９を通過する。プログラマブル出力減衰
器９の出力端子には送信出力信号ＥＪ、ｌが送出される
。

受信側では送信信号により無効にされている複合信号Ｒ
Ｅと称される通信回線から到来する信号から送信信号Ｅ
：、１の１部分である送信人力信号Ｅ　Ｅ　！、＋を減
算点１０で減算する。減算後の信号を、三次楕円関数特
性低域通過フィルタ及び二次関数特性高域通過フィルタ
を直列配置して構成したプログラマブルスイッチトキャ
パシタ帯域通過フィルタ１１に供給する。高域通過フィ
ルタの動イ乍周波数を低域通過フィルタの動作周波数よ
り低くして前記スイッチトキャパシタ高域通過フィルタ
のキャパシタ比、従ってコンデンサの容量を減少させる
が信頼性及び精度は満足な状態に保持し得るようにする
。

本発明の好適な例ではこのフィルタ１１をその動作周波
数従ってコンデンサの調整によりプログラマブルとし、
これにより任意の種類のモデムへの適応に対する自由度
を大きくシ（尋るようにする。フィルタ１１の出力側に
は推定エコー出力信号Ｅの１部分である推定エコー人力
信号εＢを減算する推定エコー減算点１２を設ける。次
いで残留信号を、送信サンプリングクロックＨＥＳ　と
同期している信号ＨＥＳ　（Ｓ２）　　により制御され
るブロッキングサンプラー１３の入力端に供給する。エ
コー打消しモードではプログラマブルスイッチトキャパ
シタ低域通過再構成フィルタ１４によって送信サンプリ
ングクロックＨＥＳの成分を除去しく弄るようにする。

即ちこのフィルタ１４を三次楕円関数特性フィルタとす
る。

エコー打消しモードではスイッチ１５を図の下側位置と
し、エコー打消しモード以外のモードではスイッチ１５
を図の上側位置とする。低域通過フィルタ１４の出力側
を、利得を自動的に制御できるプログラマブル利得を有
し利得ループの構成をソフトウェアにより行う増幅器１
６に接続する。増幅器１６の出力信号を、受信サンプリ
ングクロックＨＲ３と同期している制御信号ＨＲＳ　（
Ｓ３）　　により制御されるブロッキングサンプラー１
７によりサンプリングする。一般に入力及び出力サンプ
リングクロックＨＥＳ及びＨＲ３は独立同期とする。増
幅器１６の入力端の信号を信号検出装置１８にも供給す
る。この信号検出装置１８は２つのプログラマブル動作
範囲を有し：これによりヒステリシス特性をプログラミ
ングできるようにする。本発明の好適な例ではこの信号
検出装置１８を比較器とし、従ってこの比較器のスレシ
ホルド値を変化させるだけでヒステリシス特性を充分に
得ることができる。プログラミングされたレベルに応じ
て信号が存在するか又は存在しないこの信号検出装置の
出力側を受信側のバッファレジスタ３に接続する。アナ
ログ−ディジクル変換器１９を１２ビツト変換器とする
と共にこれを、サンプリングクロックｌｌＥｓ及びＨＲ
３の独立同期特性を考慮して順次の変換を制御する非同
期制御論理装置２０によって制御し得るようにする。ア
ナログ−ディジタル変換器１９は、非同期制御論理装置
２０により制御されるスイッチ２１を経て、前記ブロッ
キングサンプラー１３及び１７の出力側に交互に接続す
る。非同期制御論理装置２０によってサンプリングクロ
ック信号ＨＥＳ　（Ｓ２）及びＨＲＥ　（Ｓ３）の相対
位相を検出する。非同期制御論理装置の動作特性は第１
４図及び第１５図につき後に説明する。アナログ−ディ
ジタル変換器の信号を、受信及び残留信号レジスタ３に
供給する。

発振器２２の周波数基準は水晶発振器又は外部回路によ
り生ぜしめた周波数により（尋るようにする。

この周波数基準信号を発振器２２の入力端子ＸＴＡＬＩ
及びＸＴＡＬ２に夫々供給する。水晶発振器は意図する
用途に応じて数種類のものから選択し、本発明の好適な
モードに従って次に示す三種類の周波数、即ち５．７６
）、ＩＨｚ、　５．４０！、ｌＨｚ及び５．１２！、ｌ
Ｈｚを特に用いるようにする。

発振器２２の出力側を送信及び受信ディジタル位相ロッ
クループ２３及び２４に夫々接続する。

送信側位相ロックループ２３は次に示す３モードで作動
する。

モード１：ループは自由、この場合の周波数は第６及び
９図に示す周波数とする。

モード２　：ループはアナログインターフェース回路Ｃ
ＩＡに外部接続されたクロック端子ＨＴのクロックに同
期。

モード３：ループは受信側ピットレートクロック）ＩＲ
に同期する。

これらモードの選定は指令レジスタ４に含まれる指令ワ
ードにより行う。

ループをそれ自体同期する必要のあるクロックＨＴ　（
又はＨＲ）が存在しない場合にはループを自由動作に切
換えて第６図に示す分周装置２５から取出した周波数を
このループにより発生させる。指令レジスタ４から取出
した高速移相指令はクロック信号ＨＴ又はＨＲの終端時
に得るようにする。高速位相補正指令が検出され且つ実
行された後関連する指令レジスタを内部リセット（ＲＡ
２）する。従って内部リセットを行うためにこの指令レ
ジスタを再初期設定することなく他の指令を送ることが
できる。これがため分周装置によって送信側ピットレー
トクロック周波数Ｈ［Ｅ、送信側クロック周波数ＨＥＲ
１送信側サンプリング周波数ＨＥＳ及び送信側多重化ク
ロック周波数ＨＥＭを発生することができる。

受信側位相ロックループ２４も同様の構成とするが、こ
の場合には更に指令レジスタ４を経て信号プロセッサか
ら位相進み又は位相遅れをプログラミングし得るように
する。従って指令に対する応答が迅速となる。その理由
は、送信側位相ロックループ２３の場合には関連する指
令レジスタの内部リセッ）　（ＲＡＺ）を指令の実行後
に行うからである。

又、高速位相補正には移相回路２６をも用いる。

種々の移相値は指令レジスタ４のレベルでプログラミン
グすることができる。この際指令レジスタ４で１ビツト
を確認した後移相指令を実行する。

次いで関連する指令レジスタの内部リセット（ＲＡＺ）
を行う。この際の種々の移相値を第１２図に示す。

受信側ピットレートクロック周波数ＨＲ１受信側ボーク
ロック周波数ＨＲＲ、受信側サンプリングクロック周波
数ＨＲ５及び受信側多重化クロック周波数ＨＲＭのよう
な種々の受信側クロック周波数を分周装置２７から発生
させる。これら種々のクロック信号を発生させる手段を
第７図に示す。

送信側及び受信側分周装置を互に独立して周期的に再同
期して種々の出力信号間の位相を正しく得るようにする
。送信側及び受信側クロック出力信号は常規値に等しく
すると共にその全部のデユーティサイクルを５０％とす
る。

伝送の正しい動作及び臨界接合のブリッジをテストして
起こり得る誤差（フィルタ、自動利得制御部等）を局部
的とするために所定数の内部ループ構成を行う。

特に、２つのループ構成配置をアナログインターフェー
ス回路ＣＩＡでプログラミングする。アナログインター
フェース回路ＣＩＡを信号プロセッサＰＳＩ　で読取る
瞬時に送信側ディジタル位相ロックループ２３を受信側
ピットレートクロックＨＲに同期する際受信側信号の送
信側信号へのディジタルループ構成を行い得るようにす
る。このループ構成接作は指令レジスタで１ビツトＢＮ
を処理することにより行う。ループテストと称されるア
ナログループ構成操作によってエコー打消し機能をテス
トする。エコー打消しモードでは送信された信号ｋＢＭ
の１部分（２０ｄＢ減衰された送信側の信号）を、指令
レジスタで１ピツ）ＢＡの処理を行うことによりプログ
ラマブルスイッチトキャパシタ低域通過再構成フィルタ
１４の入力端に供給する。エコー打消し機能が正し〈実
施されない場合には残留エコーが送信信号の１部分であ
る電圧信号部分ｋＥＭに対し最早や無視し得なくなり、
この残留エコーによって前記電圧信号部分ｋＥＭが受信
機で不明瞭になる。このテストは残留エコー信号が帯域
通過フィルタ１１を伝搬することにより生ずる遅延によ
って行い得るようにする。

第２図につきすでに詳細に説明した復号論理回路１を具
えるアナログインターフェース回路ＣＩＡの論理インタ
ーフェース及び種々の送信側及び受信側レジスタ並びに
指令レジスタの詳細を第３図に示す。

アナログインターフェース回路ＣＩＡのアドレス指定は
ピン端子Ｃ８Ｏ及びＣ８１を経て行う。即ちＣ３Ｏ＝０
及びＣ３１＝１の場合はアナログインターフェース回路
ＣＩＡがアドレス指定される。

バスラインを有するインターフェースを８ビツト幅とし
、使用するワード即ちサンプルを１２ビット幅とする。

これがためサンプルは２つのクロック周期で書込み且つ
読取られる。この２つのクロックサイクルを分化するた
めに２個の７リツプ７０ツブを用いる。これらフリップ
フロップと周期的に再初期設定する。従って選択された
伝達の順序は次に示すようになる。

第１サイクル；ラインバスＤ７〜ＤＯに下位４ビツト（
゛読取りモードではアナログ インターフェース回路ＣＩＡにより ラインバス０３〜ＤＯに４つの低レベ ル状態が存在する。） 第２サイクル：ラインハスＤ７〜ＤＯに上位８ビツト。

送信側及びエコーレジスタ２を更に詳細に説明すること
により書込レジスタ（２ａ、　２ｂ）がバッファレジス
タ（２ｃ、　２ｄ）　に関連することを示す。バッファ
レジスタ２ｃ、　２ｄによって送信すべきサンプル及び
推定エコーを送信側レジスタ２ａ及びエコーレジスタ２
ｂに何等特定の状態制約無く夫々書込む。従って１２ビ
ツトワードが再構成され且つ、多重化回路２８により多
重化されるディジタル−アナログ変換器５（第２図）で
変換される。実際上送信すべきサンプルに関連するデー
タ及び推定エコーに関連するデータをもディジクルーア
ナログ変換器５により交互に変換する。

受信側及び残留信号レジスタ３の場合にも書込レジスタ
３ａ、　、　３ｂはバッファレジスタ３ｃ、　３ｄ　に
関連する。これらバッファレジスタ３ｃ、　３ｄは、残
留エコー信号、又は送信側サンプリングクロックＨＥｓ
及び受信側サンプリングクロックＨＲ３のビットレート
で受信する信号に対し２つの順次の変換を行う場合に必
要である。即ちバッファレジスタ３ｃ及び書込レジスタ
３ａを残留エコー信号に対して関連させ、バッファレジ
スタ３ｄ及び書込レジスタ３ｂを受信信号に対して関連
させる。この際書込レジスタへの転送は送信側及び受信
側サンプリングクロックＨＥＳ及びＨＲ３の負に向う端
縁で夫々行う。又受信側及び残留信号レジスタ３には信
号検出装置１８（第２図）により行う信号検出に関連す
るレジスタ３ｅを設ける。即ちこのレジスタ３ｅによっ
て、信号が検出ささたか否かを示す情報を転送し得るよ
うにし、この際の情報伝達には１ビツトを必要とするだ
けである。信号検出は高速信号検出型とすると共に情報
の統合は信号プロセッサにより行う。受信側及び残留信
号レジスタ３の読取りも２クロツクサイクル（第１サイ
クル：ラインバスＤ７〜Ｄ４の下位４ビツト、第２サイ
クル：ラインバスＤ７〜ＤＯの下位８ビツト）で行う。

受信側及び残留信号レジスタ３の出力側には１群の３状
態回路２９を設け、これら回路２９によって８ビツトバ
スのデータの信号プロセッサＰＳＩへの転送を可能又は
禁止し得るようにする。

指令人力は個々の場合に応じて１又は２サイクルで実行
され、アドレスカウンタ３０は指令レジスタに指令が入
力される度にインクリメントされる。

本発明の好適な実施例では指令レジスタの数は８個であ
り、各指令レジスタの容量は８ビツトである。これら８
個の指令ジスクを４ａ〜４ｈで示す。その書込処理は次
の通りである。

第１サイクル：　アドレスカウンタ３０のアドレス指定
を行い、当該指令レジスタのア ドレス（３ビツト）をローディン グする。

第２サイクル：アドレスデコーダ３１が当該レジスタの
アドレスをデコードし、選択 したレジスタにデータを書込むこ とができるようにする。

アドレスカウンタ３０が指令レジスタへの書込み後にイ
ンクリメントされるため、次のレジスタをそのアドレス
を再人力する必要なしてにアクセスすることができる。

指令レジスタは、クロック信号（Ｈ二ビットレートクロ
ック、ＲＨ：　ボーレートクロッ外Ｈ（４：多重化クロ
ック、　Ｈ３：　サンプリングクロック）の選択、内部
フィルタ及びループシステムの構成、出力減衰器、自動
利得制御、信号検出器のレベル、位相推移、同期命令（
高速位相補正、位相推移、進相又は遅相）のために使用
される。同期ビット指令はリセット制御入力端子（ＲＡ
Ｚ）を有する第８・レジスタ４ｈ内でグループ化される
。各種指令は任意の所望瞬時に人力される。指令レジス
タの構成については第８図を参照して後に説明する。

種々の送信レジスタ、受信レジスタ及び指令レジスタは
次のようにアドレス指定される。

Ｒ／匈　Ｒ３ＯＲ３Ｉ　　アクセス ０　０　０　　送信すべきサンプルのレジスタへの書込 ０　０　１　　推定エコーサンプルのレジスタへの書込 ０　１　１　　指令レジスタ（８個）への書込０　１　
０　　指令レジスタのアドレス書込１　０　０　　レジ
スタから受信サンプルの続出 １　０　１　　レジスタから残留信号サンプルの続出 １　１　１　　レジスタから信号検出の続出アナログイ
ンタフェース回路ＣＩＡの論理インターフェースは使用
する信号プロセッサ、その８ビツトバス及びその入力信
号（Ｅ、　Ｒ／Ｗ、　Ｃ５Ｏ，Ｃ３Ｉ。

Ｒ３Ｏ，Ｒ３Ｉ）　　との総合的なコンパチビリティを
考慮して規定され、汎用マイクロプロセッサとの交換、
できれば別の信号プロセッサとの交換が完全にできるよ
うにすると特に好適である。

第４図は第３図につき説明した論理インターフェースを
除いたアナログインタフェース回路ＣＩＡの詳細ブロッ
ク図を示す。第２及び第３図に共通の要素は同一の符号
で示してあり、それらの機能は既に述べた通りである。

第４図に現れる新しい要素とそれらの周辺要素について
のみ説明する。

送信側では、ブロッキングサンプラー７が推定エコーの
変換中送信すべき信号のサンプルを保持する。これは変
換中発生するスイッチングピークを除去し、サンプリン
グされた信号のプレフィルタリング動作を行う。スイッ
チトキャパシタ低域通過フィルタ８はラインスペクトル
が正規化仕様に従うようにするのにふされしいフィルタ
リング処理を行う。使用する周波数は送信分周装置によ
り発生し、この周波数は送信サンプリング周波数ＨＥＳ
の多数倍であると共にこれに同期し、これによりシリコ
ン表面上に製造するのに極めて費用がかかる能動平滑回
路の使用が不要になる（ダイレクトリンク）。このフィ
ルタ８にはプログラマブル減衰器９が後続し、その減衰
率を４制御ビツトで制御してラインレベルを０〜−２Ｏ
ｄＢにすることができる。ラインレベルの調整はディジ
タル・アナログ変換器５と減衰器９の動作レンジを合成
して行う。減衰器９の出力側のＲＣ型アナログフィルタ
３２はスイッチトキャパシタ低域通過フィルタ８からの
クロック成分を除去するものである。

受信側では減算点１０によりアナログインタフェース回
路を２線式回線に接続可能にし、アナログインタフェー
ス回路を電話回線に結合可能にする。

減算点１０の後続のＲＣ型アナログ低域通過フィルタは
通過帯域をスイッチトキャパシタ帯域通過フィルタ１１
の動作周波数の関数として制限するもので、二次アンチ
ェイリアンング回路として作動する。

帯域通過フィルタ１１は信号プロセッサにより動的に構
成され、これにより受信信号の最適プレフィルタリング
が行われ、そのフィルタリングコンブリメントは信号プ
ロセッサ内でディジクル的に達成される。帯域通過フィ
ルタの適応はこのフィルタを構成する２個のフィルタ（
前段が低域通過、後段が高域通過）の各々の制御周波数
を変えることにより行われる。

本発明（ごおいては受信側でスイッチトキアパシタ帯域
通過フィルタ１１を使用するが、これを送信分周装置か
らの周波数で制御する点に注意する必要がある。残留エ
コー信号（以後単に残留信号という）のサンプリングも
送信周波数で行われ、従って何の位相問題も生じない。

これがため、如何なる追加の平滑フィルタも必要としな
い。本発明の他の好適例では、帯域通過フィルタを３Ｎ
のフィルタ、即ち低域通過フィルタと、高域通過フィル
タと、帰路阻止（リターンパス除去）フィルタとの組合
せで構成する。帰路阻止フィルタは２個の四次セルから
成り、２個の前置フィルタと直列に接続することができ
る。本発明ではこの阻止フィルタを、その動作周波数及
びコンデンサを調整することによりプログラマブルにし
て、当該フィルタの中心周波数に応じて所定のモデムに
適応できるようにする。その制御周波数は例えば、帰路
を有するモデムの実施例の場合には高域通過フィルタの
動作周波数に等しくすることができ、これが不必要な場
合には帰路阻止フィルタを不作動にすることができる。

帯域通過フィルタ１１の後段には減算点１２があり、こ
れにより推定エコー人力ＢＥを帯域通過フィルタ１１か
らの復号信号から減算することができる。その残留信号
はブロッキングサンプラー１３により送信サンプリング
周波数日ＢＳでサンプリングされる。エコー打消しモー
ドでは、スイッチトキャパシタ低域通過フィルタ１４に
より送信周波数のサンプリング成分を除去することがで
き、このモードではスイッチ１５は下方位置にある。Ｒ
Ｃ型アナログ低域通過フィルタ１４は低域通過フィルタ
１４の制御周波数及びこの周波数及びその高調波と関連
する変調成分を除去し、位相問題を除去することができ
る。その理由は、本発明によればフィルタ１４が送信分
周装置から得られる周波数で制御され、且つサンプリン
グは増幅器１６で自動制御された後にのみ受信レートで
おこなわれるためである。これがため、エコー打消しで
ないモードではスイッチ１５は上方位置にある。

第５図は電話回線からアナログインタフェース回路への
アクセスを示し、これは抵抗３５と数個の抵抗ブリッジ
３６．３７及び３８により実現される。これらの数個の
抵抗ブリッジ及び抵抗は上２゜５ｖに制限された出力電
圧振幅で十分なとき適切である。

抵抗３５は電話回線へのマツチング用抵抗であり、抵抗
ブリッジ３６は電話回線に依存する追加の抵抗値を与え
る。抵抗ブリッジ３７はいわゆるループテスト３のため
のアナログループ回路の実現に必要なループブリッジを
構成する。最後に、受信信号の有用な一部分が抵抗ブリ
ッジ３８を経て複合信号用入力端子ＲＥに帰還される。

高いピークファクタを有するモデムの場合にはアナログ
インタフェース回路の外部に増幅器３９を用いることが
できる。増幅器３９はライン出力レベルを許容値に回復
させ、この場合にはもはやライン変成器４０をアナログ
インタフェース回路からの送信出力端子ＥＭに直接接続
しない。リレー４１は第５図では不作動状態にある。リ
レー４１により複合信号ＲＢを減算器１０の正端子に、
送信人力信号εＥＭを減算器１０の負端子に転送するこ
とができる。送信人力信号ＨＥＭは再度供給された送信
出力信号の一部にすぎない。リレー４１は制御マイクロ
プロセッサ！、！　Ｐ　Ｅにより制御され（ターミナル
クロックＨＴ）、このマイクロプロセッサは信号プロセ
ッサ及びアナログインフッエータ回路と関連してモデム
を構成する。第５図は２線式線路を示すが、アナログイ
ンタフェース回路は４線式線路に容易に適合させること
ができる。

第６図は種々の送信クロックを発生する回路例及び関連
す分周装置を示し、第７図は種々の受信クロックを発生
する回路例及び関連する分周装置を示す。送信及び受信
クロックは基本的にはピットレートクロックＨＩＪヒＨ
Ｒ，ホーレートクロックＨＥＳ及びＨＲ３、サンプリン
グクロックＨａｓ及びＨＲ３並びに多重化クロックＨＥ
　）、ｌ及びＨＲＭである。第６図及び第７図に示す信
号及び受信クロックの発生は５．７６ＭＨｚの周波数を
有する水晶発振器により行われるが、この値に制限され
るものでなく、その場合には新しい水晶発振器の新しい
発振周波数及び実行する分周に比例して種々のタロツク
周波数を発生させる。第６図に４２で示す回路及び第７
図に４３で示す回路は分周装置の内部リセット回路（Ｒ
ＡＺ）である。全ての出力の負縁の一致はリセット回路
４２（又は４３）により補償され、この回路は全てのク
ロック周波数の約数の周波数である１００Ｈｚで全ての
フリップフロップ及び関連する指令レジスタをリセット
する（信号ＲＡ２）。リセット回路４２はマイクロプロ
セッサＭ　Ｐ　Ｅからのターミナルクロック信号ＨＴ、
受信ピットレートクロックＨＲ及び高　。

速位相補正指令ＭＰＲも受信する。

第６図に示す例では、位相ロックループ２３に入る信号
の周波数Ｆを５．７６λｌＨｚとし、従ってこの位相ロ
ックループの出力端では周波数が半分、すなわち２．８
８ＭＨｚになる。この周波数が送信分周装置２５内で分
周されて種々の送信クロック信号が取り出される。信号
の周波数はまず最初分周器２５ａにより５で分周され、
次にこの分周器２５ａ　に直列に接続さた分周器２５ｂ
により２で分周され、この分周器２５ｂの出力端に２８
８ＫＨｚの周波数が１弄られ、この分周器２５ｂに直列
に接続された２進スケーラ２５ｃの出力端に１４４ＫＨ
ｚの周波数が得られ、次にこの２進スケーラ２５Ｃと直
列に接続された２進スケーラ２５ｄの出力端の周波数が
７２にＨｚとなり、最後に２進スケーラ２５ｅの出力端
における周波数が３６ＫＨｚとなる。２８８ＫＨｚ、　
１４４ＫＨｚ、　７２ＫＨｚおよび３６ＫＨｚ　ｃｙ）
周波数が種々のフィルタに対し本発明により送信側に属
するか受信側に属するかに応じて用い得る動作周波数で
ある。

分周器２５ａの出力端には４０分の１分周器群（例えば
５分の１分周器と８分の１分周器との直列回路より成る
）２５ｆが直列に接続されている。従って分周器群２５
ｆの出力端における周波数は１４．４Ｋ）Ｉｚとなる。

この分周器群２５ｆの出力端に直列に２進スケーラ２５
ｇを接続することにより、この２進スケーラ２５ｇの出
力端に７．２ＫＨｚの周波数が得られる。

分周器２５ａの出力端には３分の１分周器２５ｈも直列
に接続されている。この分周器２５ｈに直列に１６分の
１分周器群（例えば２個の４分の１分周器の直列回路）
２５１を接続することにより、この分周器群２５ｉの出
力端に１２Ｋｔ（ｚの周波数が得られる。

この周波数はこの分周器群２５ｉ　と直列に２進スケー
ラ２５」　を接続することにより６　ＫＨｚに低減され
る。

分周器２５ｈの出力端には１０進−スケーラ・アセンブ
リ（例えば２進スケーラと５分の１分周器との直列回路
）２５ｋが直列に接続されている。この１０進−スケー
ラ・アセンブＩＪ２５にの出力端における周波数は１９
．２ＫＨｚである。この１０進−スケーラ・アセンブリ
には２進スケーラ２５βが直列に接続されており、この
２進スケーラ２５ｎの出力周波数は９．６ＫＨｚとなる
。この２進スケーラ２５１と直列に接続された次の分周
器は２進スケーラ２５ｍであり、その出力周波数は４．
８ＫＨｚである。この２進スケーラ２５ｍに順次続いて
直列に２進スケーラ２５ｎ、　２５０および２５ｐが接
続され、これらの２進スケーラの出力周波数はそれぞれ
２．４にＨｚ、　　１．２ＫＨｚおよび０．６ＫＨｚで
ある。

また分周器２５ｈの出力端には３分の１分周器２５ｑが
直列に接続され、この分周器２５ｑには１０分の１分周
器群（例えば２進スケーラと５分の１分周器との直列回
路）２５ｒが後続している。分周器群２５ｒの出力端に
おける周波数は６．４ＫＨｚである。この分周器群２５
ｒには２進スケーラ２５Ｓ、　２５ｔおよび２５ｕが順
次直列に接続されており、これら２進スケーラの出力周
波数はそれぞれ３．２ＫＨｚ、　１．６ＫＨｚおよび０
．８にＨｚとなる。

分周器２５ｑの出力端には８分の１分周器２５Ｖ　も直
列に接続されており、その出力周波数が８　ＫＨｚとな
る。この分周器２５Ｖには４分の１分周器２５Ｗが直列
に接続され、その出力周波数が２　ＫＨｚとなる。最後
にこの分周器２５Ｗ　と直列に２進スケーラ２５Ｋが接
続され、その出力端における周波数がＩＫＨｚとなる。

プログラマブル分周器によれば２．８８ＭＨｚの整数分
の１でない可変周波数を得ることができる。この場合他
の周波数に対してはデユーティサイクルはもはや５０％
に等しくならない。このようにして例えば第９図に示し
た１６．８Ｋ）Ｉｚの周波数が得られる。

位相口γクループ２３および２４は分周装置２５および
２７で得られる１０００Ｈｚ、　８００Ｈｚおよび６０
０Ｈｚの再ルーピング周波数を用いる。補正は２．８８
Ｍ）Ｉｚを再ルーピング周波数に加算して或いは再ルー
ピング周波数から減算して得られた周波数の２つのパル
スの形態で行われる。

第７図に示す例では受信位相ロックループ２４に入る信
号の周波数Ｆは５．７６ＭＨｚであり、従ってこのルー
プを出る周波数は半分に、すなわち２．８８ＭＨｚにさ
れる。この周波数が受信分周装置２７内で分周され、種
々の受信クロブク信号が取り出される。

ループ２４の１つの出力端は１０進−スケーラ群（例え
ば５分の１分周器と２進スケーラとの直列回路より成る
）２７ａに接続され、その出力周波数が２８８ＫＨｚと
なる。１０進−スケーラ群２７ａの出力端には１５分の
１分周器群（例えば３分の１分周器と５分の１の分周器
との直列回路）２７ｂが直列に接続さている。この１５
分の１分周器２７ｂの出力周波数は１９．２ＫＨｚであ
る。これらの２つの周波数２８８ＫＨｚおよび９、２Ｋ
Ｈｚは移相回路２６に対し用いられ、従って分周器２７
ａ及び２７ｂの出力端が移相回路２６に接続される。

移相回路２６の出力端は５分の１分周器２７ｃの入力端
に接続され、この分周器２７ｃの出力端には２進スケー
ラ２７ｄが接続され、従ってこの２進スケーラ２７ｄの
出力周波数は２８８　ＫＨｚとなる。

分周器２７ｃの出力端は４０分の１分周器群（例えば８
分の１分周器と５分の１分周器との直列回路）２７ｅに
も接続されている。この分周器群の出力周波数は１４．
４ＫＨｚである。この分周器群２７ｅの出力端には２進
スケーラ２７ｆが直列に接続され、その出力周波数が７
．２にＨｚに等しくなる。

分周器２７ｃの出力端は更に３分の１分周器２７ｇにも
接続されている。この分周器２７ｇの出力端には１６分
の１分周器群（例えば２つの４分の１分周器の直列回路
）２７ｈが接続され、その出力周波数が１２ＫＨｚとな
る。この分周器群２７ｈには２進スケーラ２７１が直列
に接続され、その出力周波数を６ＫＨｚ　とする。

分周器２７ｇの出力端には１０分の１分周器群（例えば
５分の１分周器とこれらに続く２進スケーラとの回路）
２７ｊ　が直列に接続され、その出力周波数を１９．２
ＫＨｚとする。この分周器群２７ｊ　には順次に直列に
２進スケーラ２７に、　２７Ａ、　２７ｍ、　２７ｎお
よび２７０が接続され、これら２進分周器の出力周波数
をそれぞれ９．６ＫＨｚ、　４．８ＫＨｚ、　２．４Ｋ
Ｈｚ、　１．２ＫＨｚおよび０．６ＫＨｚとする。

分周器２７ｇの出力端には直列に３分の１分周器２７ｐ
が接続され、この分周器２７ｐには１０分の１分周器群
（例えば５分の１分周器と２進スケーラとの直列回路）
２７ｑが直列に接続され、この分周器群２７ｑの出力周
波数を６．４ＫＨｚとし、この分周器群２７ｑには順次
に直列に２進スケーラ２７ｒ、　２７ｓ及び２７ｔが接
続され、これら２進分周器の出力周波数はそれぞれ３．
２ＫＨｚ、　１．５にＨｚおよび０．８ＫＨｚとなる。

分周器２７ｐの出力端には８分の１分周器２７０も接続
されており、その出力周波数を８　ＫＨｚとし、この分
周器２７ｕには直列に４分の１分周器２７Ｖが接続され
、その出力周波数を２　ＫＨｚとし、この分周器２７Ｖ
の出力端には２進スケーラ２７ｗが接続され、その出力
周波数をＩ　ＫＨｚとする。

これらの種々の周波数は一例として示したものであり、
種々のクロック（ビットレート、ボーレート、マルチプ
レキシング、サンプリング等；第９図参照）に用いうる
周波数である。しかし周波数は上述した値に制限される
ものではない。その理由は、５．７６ＭＨｚの開始周波
数を分周して他の周波数を得るように種々の分周器を配
置することは既知のようにして行いうる為である。同様
に水晶発振子の選択も制限的なものではない。すなわち
、５、７６ＭＨｚ、　５．４０！ＪＨｚおよび５．１２
ＭＨｚの発振周波数を例示したが、条件に応じていかな
る他の発振周波数をも用いうる。

第８図は指令レジスタ４の構成の一例を示すも、これに
制限されるものではない。本発明の好適な実施例では、
指令レジスタを８個とし、その各々のビット容量を８ビ
ツトとする。これらの指令レジスタおよびそれらの個々
のアドレスを、第３図で４ａ〜４ｈを付した８個の指令
レジスタに対応してａ　−ｈを付した８つのラインに示
しである。書込み処理は以下の通りである。アドレスカ
ウンタ３０のアドレス指定と、関連の制御レジスタのア
ドレスのローディングとは第１サイクルで行われ、８個
の指令レジスタをアドレス指定するのに３ビツトが用い
られる。第３図に示すアドレスデコーダ３１による関連
の指令レジスタのアドレスのデコーディングや、このよ
うにして選択した指令レジスタ中へのデータの入力は第
２サイクルで行われる。

アドレスカウンタ３０の計数値は指令レジスタ中へのこ
のデータを人力した後に増大し、従って次のレジスタ内
への書込を、そのアドレスを再入力することなく行うこ
とができる。図示の指令レジスタの構成例では（ここに
示すキャラクタはこれに限定されない）、ラインａにお
ける第ルジスタはアドレス０００を有し、ビットレート
クロック）（（４ビツト、　　０７〜Ｄ４）およびボー
レートクロックＨＲ（３ビツト、　０３〜０１）　　を
選択しろるようにする。ラインｂにおけるレジスタはア
ドレス００１を有し、多重化クロックＨＭ（３ビツト、
　０７〜０５）及びサンプリングクロックＨ３（２ビツ
ト、０４および０３）を選択し、一方送信位相ロックル
ープ２３（第２図）もターミナルクロックＨＴ及び受信
クロックＨＲの一方で同期化しうる為に１ビツト（Ｄ２
）によりターミナルクロックＨＴ或いは受信クロックＨ
Ｒのいずれかを選択しうるようにする。更にラインｂで
は、１ピツ）　（０１）によりディジタルルーピング機
能ＢＮを可能ならしめる。ラインＣにおけるレジスタは
アドレス０１０を有し、高域通過フィルタＦＰＨに対し
２ビツト（Ｄ７およびＤ６）、低域通過フィルタＦＰＢ
に対し２ビツト（０５および０４）、帯域阻止フィルタ
ＦＲＢに対し１ピツ）　（０３）を用いてフィルタの構
成を変更しうるようにする。このレジスタは更にスイッ
チ１６（第２図）の位置設定を行う為のｌピッ）　（０
２）をも有しており、これによりエコー打ち消し機能（
Ａｌｌりを有するモードか又はこの機能を有さないモー
ドにする。ビットＤ１は再構成フィルタ１４（ＲεＣ）
を回路から切離しうるようにする。ラインｄにおけるレ
ジスタのアドレスは０１１であり、４ビツト（０７〜０
４）　　により出力減衰器（ＡＴＴ）　　９　（第２図
）を２ｄＢのステップでＯｄＢから２２ｄＢまでプログ
ラミングしうるように、最後の４つの符号即ちビット組
により理論的に無限の減衰を達成しうる。ビットＤ３は
アナログルーピング機能ＢＡを達成せしめ、２ピツ）　
（０２，Ｄｉ）　　により送信人力試験ＴＥＭを達成し
、これにより送信低域通過フィルタ８および減衰器９（
第２図）の正しい動作を検査できる。

ラインｅにおけるレジスタはアドレス１００を有し、５
ビツト（０７〜０３）によりＯｄＢから４６．　ＥＭＢ
までの増幅器１６（第２図）の自動利得制御を１．５ｄ
Ｂのステップで行いうるようにする。ラインｆにおける
レジスタのアドレスは１０１であり、２ピツ）（Ｄ７．
　Ｄ６）により比較器１８（第２図）の信号検出レベル
ＤＳをプログラミングし、第３ビツト（Ｄ５）により信
号レベルをわずかに変えることによりヒステリシスＨＤ
Ｓを形成する。ラインｇにおけるレジスタのアドレスは
１１０であり、１２００ボーのデータシグナリングレー
トに対しては、５ビツト（０７〜Ｄ３）　により受信位
相ロックループ２４（第２図）の移相（ＳＰ）回路２７
の移相量を１．５°から２２．５゜までは１．５°のス
テップで、２２．５°から３６０　　°までは２２．５
°のステップで符号化する。ラインｈにおけるレジスタ
のアドレスは１１１であり、１ピツ）　（０７）により
高速位相補正ＭＰＲを制御する。この高速位相補正は実
際には、クロックＨＴ或いはＨＲの負に向かう縁部で送
信位相ロックループ２３のすべての分周装置２５をリセ
ットし、これにより零の開始位相を得ることに相当する
。この場合位相ロックループ２３により補正を行う。ま
た、１ビツト（Ｄ６）により移相Ｃ３Ｐを制御し、１ビ
ツト（Ｄ５）により進相指令ＡＶ或いは遅相指令ＲＥを
信号プロセッサから取出しうるようにし、１ピツ）　（
０４）を指令ＡＶ／ＲＥの妥当性検査（バリデーション
）Ｖに用い、最後の３ビツト（０６，０５および０４）
は受信クロック信号のプログラミングのみに関するもの
である。

ラインｈに示す指令ビ、ｌトを有する指令レジスタ４ｈ
（第３図）は各指令（信号ＲＡＺ）の実行後に零にリセ
ットされる。

第９図はクロックプログラミングコードの一例を示した
ものである。例えば、マルチプレクサ（図示せず）によ
って所望のクロック周波数を上記プログラミングコード
に従って選択することができる。ａにて示した部分は、
第８図においてａで示した指令レジスタのコード化に関
連するものであり、ビットレートクロック（Ｈ）　　の
プログラミングは４ピツ）　（０７−０４）でコード化
し、ボーレートクロック（ＨＲ）のプログラミングは３
ビツト（Ｄ３−０１）でコード化する。ｂにて示した部
分は、第８図においてｂで示した指令レジスタのコード
化に関連するものであり、多重化クロック（Ｈ！、！　
）をプログラミングするのには３ビツト（０７−０５）
　を用い、サンプリングクロック（Ｈ３）をプログラミ
ングするのには２ピツ）　（０４−Ｄ３）を用いる。各
コードには送信−受信分周装置から取出され、所定の水
晶発振器の値に比例する対応した周波数があり、第９図
には３つの水晶発振器の値、即ち５．７６ＭＨｚ、　５
．４Ｑ　Ｍ　Ｈｚ及び５．１２ＭＨｚを示しであるが、
これらの値は必ずしもこのような値とする必要はない。

第１０図は第８図においてｄで示した出力減衰器（ＡＴ
Ｔ）　　９の指令レジスタに対するプログラミングコー
ドの一例を示したものである。減衰度を０から２２６Ｂ
　ｔで２ｄＢずつのステップにて４ビツト（Ｄ７−０４
）でコード化し、最後の４つのビット組によって理論的
に無限大となる減衰度が得られる。出力減衰器９はスイ
ッチ・オン時に無限の減衰位置に押しやられる。

第１１図は増幅器１６の自動利得制御（ＣＡＧ）のため
の第８図にｅで示した指令レジスタに対するプログラミ
ングコードの一例を示したものである。増幅器１６の利
得のプログラミングは０から４６．５ｄＢまで１．５ｄ
Ｂずつのステップにて５ピッｌ−（０７−０３）でコー
ド化する。

第１２図は移相回路（ＳＰ）２６に用いることのできる
第８図にｇで示した指令レジスタをプログラミングする
場合のコードの一例を示したものである。

移相のプログラミングは５ビツト（Ｄ７−０３）でコー
ド化し、移相は０から２５６までは１．５°ずつのステ
ップで進め、また２２．５°から３６０°までは２２，
５゜のステップで進める。ピット０７は各移相ステップ
を選定し、Ｄ７＝０はステップが１．５　　°の場合を
、またＤ７＝１はステップが２２．５°の場合をそれぞ
れ選定する。

第１３図はアナログインタフェース回路と信号プロセッ
サとの間における種々のタイプの交換動作につき説明す
るための波形図を示し、ａにて示した波形図は書込モー
ドに関連するものである。この書込モードでは信号Ｒ／
１１＝０となり、信号プロセッサが信号ｃｓｏ＝ｏ及び
ｃｓｉ＝ｏによってアドレス指定される。妥当性検査（
バリデーション）信号の正に向う縁部は、この場合にバ
ス０７−ＤＯに存在しているデータを考慮する瞬時を決
定し、斯くして送信レジスタ２にかかるデータが書込ま
れる。ｂに示した波形図は読取モードに関連するもので
ある。この読取モードでは信号Ｒ／Ｗ＝１　となり、ア
ナログインタフェース回路が信号ｃｓｏ＝ｏと５Ｃ１＝
０によってアドレス指定され。妥当性検査信号Ｅが低レ
ベルになると、受信レジスタ３に存在するデータが読出
されて、バス０７−Ｄｏに伝送され。実際上、妥当性検
査人力信号Ｅは他の人力が供給された後にデータ転送を
行う瞬時を決定する。妥当性検査信号Ｅが再び高レベル
となると、直ちに３−状態回路２９が高インピーダンス
状態となり、データの転送を中断させる。時間貝は単一
のアクセス時間に相当し、時間ｔ２は２倍のアクセス時
間に相当する。

第１４図はサンプリングクロックＨＥＳとＨＲ３の種々
の同期信号間の位相関係を示したものである。

サンプリングクロツタＨεＳ及びＨＲ３は独立同期であ
るから、非同期制御論理装置２０（第２図）と、受信及
び残留信号レジスタ３（第３図）に含まれるバッファレ
ジスタ３Ｃ及び３ｄと、送信及びエコーレジスタ２（第
３図）に含まれるバッファレジスタ２Ｃ及び２ｄとを用
いて、残留信号と受信信号につき２度続けて変換を行う
必要がある。第１４図ａは送信サンプリングクロック信
号１１ＥＳを示す。第１４図すは推定エコー書込レジス
タ２ｂ（第３図）に関連するエコーバッファレジスタ２
ｄの指令信号ＨＥＳ　（ＴＥ２）を示す。ＨＥＳの負に
向かう縁部では、推定エコーのサンプル値に相当する１
２ビツトワードがエコバッファレジスタにロードされ；
）ＩＥＳのつぎの負に向かう縁部では、ディジクルーア
ナログ変換器５（第４図）により変換された値がブロッ
キングサンプラー６によりサンプルされ、その値はサン
プリング帰還中保持される。ブロッキングサンプラー６
の指令信号Ｈａｓ　（Ｓ４）を第１４図ｄに示す。ディ
ジタル−アナログ変換器５０入力端子に現れる信号ＣＮ
Ａを第１４図ｆにエコー信号に関連して示してあり、エ
コー信号が変換される時間をｔｉｃにて示しである。第
１４図Ｃは送信書込レジスタ２ａ（第３図）に関連する
送信バッファレジスタ２Ｃの指令信号ＨＥＳ（Ｔε１）
を示す。−信号ＨＥＳの負に向かう縁部では、送信すべ
きサンプルに相当する１２ビツトワードが送信レジスタ
にロードされ；信号ＨＢＳのつぎの負に向かう縁部では
、ディジタル−アナログ変換器５（第４図）によって変
換された埴がブロッキングサンプラー７によっサンプル
され、その値はサンプリング期間中保持される。ブロッ
キングサンプラー７に対する指令信号ＨＥＳ（ＳＬ）を
第１４図已に示しである。ディジタル−アナログ変換器
５の入力端子に現れる送信信号に関連する信号ＣＮＡを
第１４図ｆに示してあり；この場合に送信信号が変換さ
れる時間をｔＥｍにて示しである。第１４図ｇは残留信
号のブロッキングサンプラー１３に対するる指令信号Ｈ
ＥＳ　（Ｓ２）を示し、この信号は送信サンプリングク
ロツタＨＥＳ　と同期する。信号ＨＥＳ　（置）の正に
向かう縁部は、残留信号サンプラーＨＥＳの指令をトリ
ガする。残留信号のアナログ−ディジタル変換信号ＣＡ
Ｎを第１４図」に示す。アナログ−ディジタル変換器１
９は多重化され；　この変換器は非同期制御論理装置の
制御下で残留信号と受信信号とを変換する。第１４図り
は受信サンプリングクロック信号ＨＲ３（）Ｉ［ＥＳ及
びＨＲＳは独立同期である）を示す。この信号ＨＲ３の
負に向かう縁部では、受信信号をサンプリングするブロ
ッキングサンプラー１７に対する指令信号ＨＲ５（Ｓ３
）　（第１４図ｊ）がトリガされる。残留信号（第１４
図Ｊ）のアナログ−ディジタル変換はＨＥＳ　（Ｓ２）
の正に向かう縁部で行われて、非同期制御論理装置２０
がクロックｌｌＲ３の遷移部と同じ時点またはそれより
も以前にクロックＨεＳの遷移部を検出する状態となる
。残留信号の変換は時間ｔｉｔｅｓの期間中に行われる
。この変換中に非同期制御論理装置が受信信号を検出し
た場合には、この受信信号は蓄積されて、残留信号の変
換終了後に変換される。受信信号の変換時間をｔＲｅｃ
にて示しである。これに対し、クロックＨＲ５の遷移部
がクロックＨＥＳの遷移部発生以前に検出される場合に
は、受信信号が残留信号の前に変換される。

この場合には残留信号は一時蓄積されて、受信信号の変
換後に変換される。第１４図には残留信号書込レジスタ
３ａに関連する残留信号バッファレジスタ３Ｃ用の指令
信号ＨＥＳ（ＴＲＩ）を示す。残留信号の変換終了時に
は指令信号ＨＥＳ　（ＴＲＩ）を発生させて、バッファ
レジスタへのローディングを行う。第１４図１は受信信
号書込レジスタ３ｂに関連する受信信号バッファレジス
タ３ｄ用の指令信号ＨＩＥＳ　（ＤＴＰ２）　を示す。

受信信号の変換終了時には指令信号ＨＲ３（ＴＲ２）を
発生させて、バッファレジスタへのローディングを行う
。この場合、残留信号の転送はＨＥＳの負に向かう縁部
でクロックＨ８Ｓと完全に同期して行われる。転送指令
信号は第１−４図ｍにＨＥＳ　（Ｒｅｓ）として示しで
ある。受信信号の転送はＨＲＳの負に向かう縁部にてク
ロックＨＲ３と完全に同期して行われる。この場合にお
ける転送指令信号を第１４図ｍにＨＲＳ　（Ｒｅｃ）に
て示しである。

非同期制御論理装置２０の状態図を第１５図に示す。

信号ＨＲ５（３３ｍおよびＨ８５（Ｓ２）　　ｍは受信
信号ノサンプリング及び残留信号のサンプリングの各記
憶範囲である。したがって、実行すべき変換を記憶させ
る。状態Ｂ１は残留信号又は受信信号について進行中の
変換（ＣＯＮＶ＝１）に相当する。変換終了時には、変
換された残留信号又は受信信号のサンプルが対応するバ
ッファレジスタ（３ｂ又は３ｄ）　にロードされて、ク
ロックメモリのりセツティングが行われる。これが状態
Ｅ２である。ついで状態Ｅ３では非同期制御論理装置が
待機して、クロック遷移部を検出する。送信クロックＨ
ＥＳの遷移部が検出された場合には、非同期制御論理装
置２０がスイッチ２１をブロッキングサンプラー１３の
出力端子に切換えて、変換動作をトリガさせる。これが
状態Ｅ４である。

ついでサンプルが変換される状態Ｅ１に再び戻り、動作
サイクルが再開する。状態臼にて受信クロックＨＲ５の
遷移部が検出さた場合には、非同期論理装置２０が状態
Ｅ５へと進み、スイッチ２１をブロッキングサンプラー
１７の出力端子に切換え、変換動作をトリガさせる。こ
の場合にはサンプルが変換され、非同期制御論理装置が
状態Ｅ１に逆戻りし、ついで動作サイクルが再開する。

斯種の回路は電気通信網に使用する場合に非常に興味あ
るものである。斯かる回路はＣＣＩＴＴによって課せら
れている基準に厳密に従って、例えばＣＣｒＴＴの勧告
Ｖ、３３．　ｌ／、３２．　ｌ／、２９．　Ｖ、２７．
　Ｖ、２６及びＶ、２２に準じ、しかも河等制限される
ことのないモデムの如き任意タイプのモデムに有利に適
合させることができる。

【図面の簡単な説明】

第１図は本発明のアナログインタフェース回路の使用形
態及びアナログインタフェース回路の接続ピンの配置を
示すブロック図、 第２図は本発明のアナログインタフェース回路全体を簡
略化して示すブロック図、 第３図は本発明のアナログインタフェース回路の論理イ
ンタフェース全体を詳細に示すブロック図、 第４図は本発明のアナログインタフェース回路において
論理インタフェース以外の部分を詳細に示すブロック図
、 第５図は電話回線からアナログインタフェース回路への
アクセス部を示す接続図、 第６図はディジタル送信ループに関連する分周装置を示
すブロック図、 第７図はディジタル受信ループに関連する分周装置を示
すブロック図、 第８図は指令レジスタの一例を示すブロック図、第９図
はクロック信号のプログラミングのためのコードの一例
を示す図、 第１０図は出力減衰器用の指令レジスタのためのプログ
ラミングコードの一例を示す図、第１１図は自動利得制
御用の指令レジスタのためのプログラミングコードの一
例を示す図、第１２図は移相用の指令レジスタのための
プログラミングコードの一例を示す図、 第１３図はアナログインタフェース回路の書込及び読出
動作説明図、 第１４図は送信及び受信サンプリングクロックからの同
期信号、並びに非同期制御論理装置の動作を説明するた
めの図、 第１５図は非同期制御論理装置の状態を示す図である。 ＣＩＡ・・・アナログインタフェース回路ＭＰＥ・・・
制御マイクロプロセッサ ＰＳＩ・・・信号プロセッサ ＬＴ・・・電話回線　　　　　ＭＯ・・・遠端モデムＱ
・・・水晶発振子 １・・・復号論理回路 ２・・・送信及びエコーレジスタ ３・・・受信及び残留信号レジスタ ４（４ａ〜４ｈ）・・・指令レジスタ ５・・・ディジタル・アナログ変換器 ６．７・・・ブロッキングサンプラー ８・・・低域通過フィルタ ９・・・プログラマブル減衰器 １０・・・減算点 １１・・・プログラマブル・スイッチトキャバシタ帯域
通過フィルタ １２・・・減算点　　　　　　１３・・・ブロッキング
サンプラー１４・・・プログラマブル・スイッチトキャ
バシタ低域通過再構成フィルタ １５・・・スイッチ　　　　　１６・・・増幅器１７・
・・ブロッキングサンプラー １８・・・信号検出装置 １９・・・アナロクーディジタル変換器２０・・・非同
期制御論理装置 ２１・・・スイッチ　　　　　２２・・・発振器２３・
・・送信ディジタル位相ロックループ２４・・受信ディ
ジタル位相ロックループ２５・・・分周装置　　　　　
２６・・・移相回路２７・・・分周装置　　　　　２８
・・・多重化回路２９・・・３状態回路　　　　３０・
・・アドレスカウンタ３１・・・アドレスデコーダ ３２、３３．３４・・・アナログ低域通過フィルタ３５
・・・抵抗　　　　　　　３６．３７．３８・・・抵抗
ブリッジ３９・・・増幅器　　　　　　４０・・・変成
器４１・・・リレー　　　　　　４２．　４３・・・リ
セット回路ＦＩＧ、１

Claims (1)

1. 【特許請求の範囲】 １、バスラインに対するアクセス手段を具えかつディジ
   タル信号によって作動する信号プロセッサと、アナログ
   形式の信号を伝送する通信網との間のモノリシックアナ
   ログインターフェース回路であって、変換手段及び濾波
   手段と、例えば、自動利得制御、信号減衰、信号検出及
   びクロック周波数の発生の如き電子機能を遂行する電子
   機能遂行手段とを具えるモノリシックアナログインター
   フェース回路において、種々の手段のプログラミングを
   行うよう種々の手段において作用する入及び出データ並
   びに指令ワードをそれぞれ格納するためバスラインに接
   続した送信及び受信レジスタ並びに指令レジスタを具え
   たことを特徴とするモノリシックアナログインターフェ
   ース回路。 ２、特に、クロック周波数発生手段を具え、送信に割り
   当てるクロック信号が受信に割り当てるクロック信号と
   は異なる特許請求の範囲第１項記載のモノリシックアナ
   ログインターフェース回路において、送信又は受信に関
   連する前記濾波手段の作動周波数をすべて、送信に使用
   されるクロック信号から導出するモノリシックアナログ
   インターフェース回路。 ３、エコー打消及び帰路阻止の機能の遂行を可能ならし
   める手段を具える特許請求の範囲第１又は２項記載のモ
   ノリシックアナログインターフェース回路。 ４、特に、プログラマブル・スイッチトキャパシタ帯域
   通過濾波手段を具える特許請求の範囲第１乃至３項中の
   いずれか一項記載のモノリシックアナログインターフェ
   ース回路において、前記帯域通過濾波手段が作動周波数
   及びコンデンサの調整を介してプログラマブルであるモ
   ノリシックアナログインターフェース回路。