JPS6180843A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS6180843A
JPS6180843A JP59203778A JP20377884A JPS6180843A JP S6180843 A JPS6180843 A JP S6180843A JP 59203778 A JP59203778 A JP 59203778A JP 20377884 A JP20377884 A JP 20377884A JP S6180843 A JPS6180843 A JP S6180843A
Authority
JP
Japan
Prior art keywords
mold
heat sink
island
bonded
recession
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59203778A
Other languages
English (en)
Inventor
Kenji Uesugi
上杉 賢次
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP59203778A priority Critical patent/JPS6180843A/ja
Publication of JPS6180843A publication Critical patent/JPS6180843A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334Auxiliary members in encapsulations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (イ)産業上の利用分野 この発明は、比較的熱放散の大きいパッケージを備えた
半導体装置に関する。
(ロ)従来技術 いわゆるパワーICや発光ダイオード駆+JJ用lC等
では、比較的熱放散の大きいパッケージが用いられる。
そのため、従来このようなパッケージは種々提案実施さ
れている。例えば、 ■ 半導体素子がグイボンディングされるヒートシンク
の裏面をモールド部下面に露出させたもの、■ 半導体
素子がダイボンディングされるヒートシンクの端部をモ
ールド部から外部へ導出して熱放散を図るもの、 ■ 半導体素子を封止するモールド部に放熱板を接着し
、モールド樹脂を介して熟成1tiを行うもの等がある
しかしながら、■及び■の半導体装置は、比較的大きい
ヒートシンクがモールド部から導出される結果、熱放散
は良好であるが、モールド樹脂と導出しされたヒートシ
ンクの界面から′E−ルド内への湿気の浸入が多く、耐
湿性に劣るという欠点がある。
■の半導体装置は、厚い樹脂を介して熱放散を行う関係
上、熱放散が小さく、特に過渡熱抵抗が大きくなるとい
う欠点がある。
(ハ)目的 この発明は、耐湿性を下げることがなく、比較的熱放散
の大きいパッケージを備えた半導体装置を提(J(する
ことを目的としている。
(ニ)構成 この発明に係る半導体装置は、半導体素子が固着された
アイランドの下面にモールド樹脂の薄肉部を残すように
、モールド部の一方面にヒートシンクを取りつけ、この
ヒートシンクの片側面を露出させたこと特徴としている
(ホ)実施例 第1図はこの発明に係る半導体装置の一実施例の構成を
1略示した説明図である。同図はいわゆるDTPタイプ
の半導体装置であって、同図(alはその部分縦断面図
、同図(blは部分横断面図を示している。
同図において、1はエポキシ系樹脂等>; (It:圧
1〜ランスファーモールドして形成されるモールド金型
を示す。モールド部1内にはアイランド2にグイボンデ
ィングされた半導体素子3かある。半導体素子3はアイ
ランド2の周囲に配設されたリード4の一端部(インナ
ーリード)に極細の金線5でワイヤボンディングされて
いる。アイランド2は綱長い支持部材6で両端部が支持
されている。支持部材6とアイランド2の連結部分は、
アイランド2がインナーリードよりも下方になるように
折り曲げられている。
7はモールド部1の下面に形成される凹所を示す。凹所
7の深さは、アイランド2下部のモールド樹脂の薄肉部
8の厚みが略0.5 mmの厚さになるような高さに設
定される。この凹所7はモールド金型の下型キャビティ
底面に凸部を形成しておくことにより、モールド時に形
成される。
1!5rlt#&;!ニア7uゝ”″”等0金属(ゝ”
N 6 f、; Z′1矩形状のヒートシンクである。
ヒートシンク9の一方面には前記モールド部の凹所7に
対応した凸部が例えば、切削加工によって形成されてい
る。
この凸部をモールド部の凹所7にはめ込むことにより、
ヒートシンク9がモールド部1に取りつけられる。この
ときモールド部の凹所7の底面とヒートシンククの凸部
上面は、熱放散を良好にするため密着していることが望
ましい。そのために、ヒートシンク9とモールド部1と
の間にシリコン樹脂またはエポキシ接着剤等を介在させ
ることも好ましい。
上述した実施例では、ヒートシンク9をモールド成型後
(多くはプリント基板実装前)に取りつけている。した
がって、ヒートシンク9を取りつける前のパッケージの
側面形状は通常のDIPと同じになる。半;9(*組立
工程においてモールド成型以後の工程例えば、リード部
の切断や電気特性の測定用の装置はパッケージの側面形
状に合わせて製作されることが多い。したがって、この
実施例においてヒートシンク9をプリント基板への実装
置jiに取りつけるようにすれば、この半導体装置と°
DIPとの間で前述した組立設備の兼用を図ることがで
きるので設備投資を少なくできろ。
なお、この発明は上述した実施例で説明したように、ヒ
ートシンク9をモールド成型後に取りつげるものに限ら
れるものではない。モールド時に金型キャビティー内(
前記実施例のように凸部は形成されていない)にヒート
シンク9を予め入れおいてモルードすることにより、ヒ
ートシンク9を取りつけるものであってもよい。、二の
場合、第2図に示すようにヒートシンク9の凸部の測面
に(tQ斜部10を設けるか、あるいはヒートシンク9
にその裏面例に向かって径か小さく成っている孔IIを
設けて、モールド樹脂との結合を強固にするのが望まし
い。このようにすることによりモールド後にヒートシン
ク9を取りつける手間を省き得ろとともに、ヒートシン
ク9とモールド(,11脂との密着が良好になるから熱
放散を高めるごとができる。 −ヒートシンクは同図に
示したようにプレス加工によってその凸部を形成される
ものであってもよい。
さらに、」二連の実施例ではDIPについて説明したが
、この発明はこれに限られず例えば、リードがモールド
部の一側面からのみ導出されるいわゆるSIPにも用い
られ得ることは勿論である。
(へ)効果 この発明に係る半導体装置は、半導体素子がヒートシン
ク上にグイボンディングされていないから、ヒートシン
クとモールド樹脂との界面に沿って湿気が浸入してきて
も、半導体素子がこの湿気にさらされることはない。し
たがって、この発明によれば半導体装置の耐湿性を低下
させることなく熱放散を高めることができる。
また、この発明に係る半導体装置は、半導体素子がダイ
ボンディングされたアイランドとヒートシンクとの間に
モールド樹脂の薄肉部を形成したから、単にモールド表
面に金属板を取りつげていた従来の装置に比較して熱放
散を高めることができる。
【図面の簡単な説明】
第1図はこの発明に係る半導体装置の一実施例の1jζ
成を黙示した説明図、第2図はその他の実施例の説明図
である。 1・・・モールド部、2・・・アイランド、3・・・半
導体素子、7・・・凹所、9・・・ヒートシンク。

Claims (3)

    【特許請求の範囲】
  1. (1)半導体素子が固着されたアイランドの下面にモー
    ルド樹脂の薄肉部を残すように、モールド部の一方面に
    ヒートシンクを取りつけ、このヒートシンクの片側面を
    露出させたこと特徴とする半導体装置。
  2. (2)前記ヒートシンクはモールド部の一方面に形成さ
    れた凹所にヒートシンクの一方面に形成された凸部を嵌
    め合わせて取りつけられるものであることを特徴とする
    特許請求の範囲第1項記載の半導体装置。
  3. (3)前記ヒートシンクはモールド部の成型と同時に取
    りつけられるものであることを特徴とする特許請求の範
    囲第1項記載の半導体装置。
JP59203778A 1984-09-27 1984-09-27 半導体装置 Pending JPS6180843A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59203778A JPS6180843A (ja) 1984-09-27 1984-09-27 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59203778A JPS6180843A (ja) 1984-09-27 1984-09-27 半導体装置

Publications (1)

Publication Number Publication Date
JPS6180843A true JPS6180843A (ja) 1986-04-24

Family

ID=16479622

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59203778A Pending JPS6180843A (ja) 1984-09-27 1984-09-27 半導体装置

Country Status (1)

Country Link
JP (1) JPS6180843A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0786807A1 (en) * 1996-01-25 1997-07-30 STMicroelectronics S.r.l. Plastic body surface-mounting semiconductor power device having dimensional characteristics optimized for use of standard shipping and testing modes

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55105354A (en) * 1979-02-07 1980-08-12 Toshiba Corp Resin-sealed semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55105354A (en) * 1979-02-07 1980-08-12 Toshiba Corp Resin-sealed semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0786807A1 (en) * 1996-01-25 1997-07-30 STMicroelectronics S.r.l. Plastic body surface-mounting semiconductor power device having dimensional characteristics optimized for use of standard shipping and testing modes
US5852324A (en) * 1996-01-25 1998-12-22 Sgs-Thomson Microelectronics S.R.L. Plastic body surface-mounting semiconductor power device having dimensional characteristics optimized for use of standard shipping and testing modes

Similar Documents

Publication Publication Date Title
US5444025A (en) Process for encapsulating a semiconductor package having a heat sink using a jig
US5091341A (en) Method of sealing semiconductor device with resin by pressing a lead frame to a heat sink using an upper mold pressure member
JP2891607B2 (ja) 半導体集積回路装置の製造方法
US20050146057A1 (en) Micro lead frame package having transparent encapsulant
JP2002151554A (ja) 半導体装置
JP5854140B2 (ja) 半導体装置および半導体装置の製造方法
KR950024315A (ko) 반도체용 리드 프레임 및 그 제조방법
JPH03108744A (ja) 樹脂封止型半導体装置
JPH0815165B2 (ja) 樹脂絶縁型半導体装置の製造方法
US20070290303A1 (en) Dual leadframe semiconductor device package
KR0157857B1 (ko) 반도체 패키지
JPS6180843A (ja) 半導体装置
JP2006196665A (ja) 中空パッケージ及びその製造方法、並びに半導体パッケージ及びその製造方法
JP4013780B2 (ja) 半導体装置の実装構造
JPH0621303A (ja) 半導体装置用リードフレーム及びその製造方法
JP2003007933A (ja) 樹脂封止型半導体装置
KR940006580B1 (ko) 접착리드를 이용한 반도체 패키지 구조 및 그 제조방법
JPH02144946A (ja) 半導体装置
KR0137067B1 (ko) 히트싱크 내장형 패키지 제조방법
KR940016705A (ko) 반도체장치
KR200169730Y1 (ko) 반도체 패키지의 리드프레임
JPS61194861A (ja) 樹脂封止型半導体装置
JPH02146751A (ja) 半導体装置
KR100229223B1 (ko) 리드 온 칩형 반도체 패키지
KR970013137A (ko) 칩 캐비티(cavity)가 형성된 멀티칩 패키지의 제조방법