JPS617961A - アドレス変換バツフア制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置におけるアドレス変換に係り、特
にアドレス変換バッファの無効化処理の効率を改善する
ための制御方式に関する。

多くの情報処理装置において仮想記憶方式が採用されて
いる、そのようなシステムでは中央処理装置等で実行さ
れる殆どすべての命令において、命令自身、あるいはオ
ペランドの記憶アドレスは、いわゆる論理アドレスであ
って、主記憶装置上のデータに実際にアクセスするため
には、論理アドレスを主記憶装置内の、いわゆる物理ア
ドレスに変換する必要がある。

このアドレス変換は、基本的には主記憶上に作られるア
ドレス変換テーブルの参照によるが、この処理の高速化
のために、アドレス変換バッファと呼ぶ比較的高速小容
量の記憶装置を中央処理装置等に設け、アドレス変換テ
ーブルの参照によって求まった論理アドレスと物理アド
レスの対を保持することにより、後続のアドレス変換に
利用するようにする。

アドレス変換バッファに保持されている情報は、当然そ
のヘースとなるアドレス変換テーブルの内容と矛盾のな
いものでなければならない。

このために、例えば仮想アドレス空間に割当られていた
主記憶装置の領域が解放されたとき、或いはある仮想ア
ドレス空間が消滅したとき等、アドレス変換テーブル上
の有効項目に変更がされたときは、それと一体の処理と
してアドレス変換バッファの該当情報を無効化する必要
がある。

この無効化処理を通常アドレス変換バッファのパージと
称し、該当する部分のパージ、あるいはバッファ全体の
パージ等を実行するための命令が設けられている。

少なくともこのパージに該当する記憶アドレスへのアク
セスについては、パージ完了までアドレス変換を保留す
るか、又は特別の処理を要するので、システムの効率等
の点で、該パージはできるだけ速やかに完了して、常態
に復することが必要である。

〔従来の技術〕

第２図は従来のアドレス変換バッファを使用するアドレ
ス変換機構のブロック図である。

このシステムは１語３２ビツトの構成で、アドレスはそ
の第８ビツトから第３１ビツトまでの２４ビツトで構成
されるものとし、変換されるべき論理アドレスはレジス
タ３に置かれる。

まずアドレス変換バッファ３１が、レジスタ３の論理ア
ドレスの例えば第１３〜１９０７ビツトをアドレスとし
て読み出される。

アドレス変換バッファ３１の各船は２項に分割されて２
組のアドレス変換情報を保持するように構成され、それ
ぞれは例えば５ビツトの論理アドレス部４１〜１．４１
−２．１２ビツトの物理アドレス部４２〜１．４２−２
、及び１ビツトの有効ビット４３−１．４３−２からな
る。

一般にはその他に記憶保護情報、多重仮想記憶方式の場
合の仮想記憶識別コード、あるいは仮想計算機方式の場
合の仮想計算機識別コード等を含んでもよいが、説明を
簡単にするために、こ＼ではそれらは無いものとする。

読み出された語の各論理アドレス部４１−１．４１−２
は比較器１０−１．１０−２において、レジスタ３の論
理アドレスの第８〜１２の５ビツトと比較される。同時
に読み出された有効ビットもそれぞれに比較器１０−１
．１０−２を制御する。

その結果両アドレス入力が一致し、且つ有効ビットがオ
ン（有効状態表示とする）の比較器１０−１又は１０−
２の出力により制窃１されて、その側の物理アドレス４
２−１又は４２−２がレジスタ４の第８〜１９ビツトに
変換アドレスとして置かれる。

レジスタ４の第２０〜３１ビツトにはレジスタ３の対応
位置の内容がそのま＼転送されて、２４ビ・ノドの変換
物理アドレスが完成する。

比較器１０−１．１０−２の両者共に、一致が得られな
いか又は無効状態であった場合には、アドレス変換回路
５が動作し、主記憶上のアドレス変換テーブルを参照し
てアドレス変換処理が行われる。

このアドレス変換に成功した場合は、得られた物理ア）
ルスとレジスタ３の論理アドレスの所要部分がアドレス
変換テーブル３１に書き込まれる。

その場合にアドレス変換テーブル３１の書込むべき項の
アドレスは前記の動作でアクセスしたアドレス、即ち論
理アドレスの第１３〜１９ビツトできまるアドレスであ
る。

そのアドレスで指定された２項のうち、有効ビットがオ
フである項があれば、その１項を選択して書き込み、且
つ有効ビットをオンにする。２項共に空きでなければ、
そのうち１項を所定の論理で選択して、同様の処理を行
う。

部分パージにおける部分の指定は、物理アドレスによっ
て指定され、又仮想計算機方式のシステムでは仮想計算
機識別コードも、該空間全体を選択的にパージするため
に使用される。

前記の通り、説明は仮想計算機識別コードを使用しない
場合としたが、仮想計算機識別コードが使われる場合は
、例えば該コードもアドレス変換バッファに保持され、
前記説明の論理アドレス第８〜１２と同様に、アドレス
比較の対象となるように構成される。

従って、パージ処理においてアドレス変換バッファ３１
から、指定の物理アドレス（又は仮想計算機識別コード
）を保持する項を決定する処理が必要になる。この該当
項探索処理をアドレス変換バッファ３１を占有しないで
行うために、パージ情報バッファ２が設けられる。

パージ情報バッファ２は、例えばアドレス変換バッファ
に対応する構成とし、但し各船の２項には、パージの指
定対象となる例えば物理アドレス、仮想計算機識別コー
ド等及び有効ビットのみを保持する。

この物理アドレス等の、パージ情報バッファへの書込み
は、前記説明のアドレス変換回路５による、アドレス変
換バッファ３１の更新処理において、新しく書き込まれ
る情報中の物理アドレス等を、アドレス変換バッファ３
１と並列にパージ情報バッファ２の対応位置に対して書
込み、且つ有効ビットをオンにすることによって行われ
る。

そのために、選択器１１によって切換えてレジスタ３の
論理アドレスの一部をアドレスとしてパージ情報バッフ
ァ２にアクセスできるように構成されている。

パージ処理は、指定の物理アドレスの第８〜１９ピント
がレジスタ１２に設定され、又信号線４５によって増分
器１５が活性化されて開始される。

パージ情報バッファ２はカウンタ１３の内容をアドレス
として読み出され、カウンタの内容はレジスタ１４に保
持されると共に、次サイクルまでに増分器１５を通って
増分された内容に更新され、このようにしてパージ情報
バッファ２の各船が順次読み出される。

読み出された物理アドレス４６−１．４６−２は比較器
１６−１．１６−２テレシスタ１２と比較される。その
結果少なくとも一方で一致が得られ、且つ有効ビット４
９−１．４９−２がオンである場合には、選択器４７に
よって、レジスタ１４（現に読み出されているアドレス
）をアドレス変換バッファ３１のアドレス入力とし、両
者の該アドレスの該当項の有効ビ、７トをリセットする
ように制御する。

上記の有効ピットリセント処理を終わるが、又は比較器
１６−１．１６−２共に一致が無ければ、次のアドレス
の読み出しに進み、このようにしてパージ情報バッファ
２の全語を走査すれば、パージ処理を終わる。

この間に、並行してアドレス変換バッファ３１によるア
ドレス変換を行うことができるが、パージ処理で該当項
が検出されて、選択器４７がレジスタ１４を入力するよ
うに切換えられた場合は、当然アドレス変換バッファの
使用は一時待たされる。

なお、このパージ処理中は、アドレス変換のために読み
出された物理アドレス４２−１．４２−２とレジスタ１
２を比較器４８−１．４８−２で比較監視し、一致し且
つ有効ビット４３−１．４３−２がオンである場合は、
パージ処理が完了するまでアドレス変換バッファの使用
は待たされる。即ち、比較器１０−１．１０−２で一致
が得られても、アドレス変換は不成功にされる。

〔発明が解決しようとする問題点３ 以上の従来例の構成により、アドレス変換バッファを使
用するアドレス変換処理と、該バンファのパージのため
の該当項探索処理とを並行することができる。

しかし前記のように、パージすべき項が検出されると、
有効ピントをリセットするためにアドレス変換を中断す
る必要があり、これは特にパイプライン制御方式を採っ
て、連続的にアドレス変換処理が流れることを原則とし
構成するシステム等では、中断に対応するために制御を
複雑化する結果となっていた。

又、これを避けるために、アドレス変換処理の要求が途
切れる時期等まで有効ピントのりセントを遅延させる方
式も考えられるが、このような方式はパージ情報バッフ
ァ２を設けた効果を著しく損なうか、又はパージ処理関
連機構を複雑化するという問題があった。

〔問題点を解決するための手段〕

本発明はパージ処理とアドレス変換処理を並行して実行
でき、且つその間に画処理とも中断されることの無い制
御方式を提供することを目的とする。

この目的は、複数項よりなり、各項は少なくとも論理ア
ドレスと物理アドレスとの対応を示す情報を保持するよ
うに構成されたアドレス変換バッファを用い、該各項の
有効性を表示する情報を参照して、論理アドレスから物
理アドレスへのアドレス変換処理を行う情報処理装置番
こおいて、上記アドレス変換バッファの各項の有効性を
それぞれ表示する有効性表示手段は該アドレス変換バッ
ファと別個にアクセスされる構成とし、上記アドレス変
換処理と並行して該有効性表示手段の更新処理を行うよ
うに構成された本発明のアドレス変換バッファ制御方式
によって達成される。

〔作用〕

即ち、アドレス変換バッファと別個にアクセスできる構
成の記憶手段による有効性表示手段を、例えばいわゆる
ラッチ回路等によって構成して、該バッファ各項の有効
性表示とするので、パージ処理において該５項が検出さ
れたときは、アドレス変換処理とは全く独立に、且つ直
ちにその有効ビットをリセットすることができる。

さらに、ラッチ回路等で構成した場合は、個別ビットの
設定機能と共に、例えば全ピントを一斉にリセットする
機能を設けることが容易であり、そのように構成すれば
、全項パージが極めて短時間に処理できる。

〔実施例〕

第１図は本発明の一実施例を示すブロック図である。第
１図において、第２図と同一の部分は同じ番号で示す。

第１図のアドレス変換バッファ１は従来のアドレス変換
バッファ３１と同一の構成であるが、但し第２図に有効
ビット４１−１．４１−２で示したバッファ各項の有効
性表示を、アドレス変換バッファ１に鍵保持しない。

該有効性表示は有効ビット群６−１及び６−２として、
アドレス変換バッファ１とは別個に設けられる。有効ビ
ット群６−１と６−２を構成する各ビットは、それぞれ
アドレス変換バッファｌの各項に対応して設けられ、そ
の有効性を表示するように使用される。

有効ビット群６−１．６−２の各有効ビットは、例えば
各３人力を有する１個のランチ回路である。

各ラッチの第１の入力はデコーダ８−１又は８−２の出
力であって、オン状態へのセント入力である。

第２はデコーダ９−１又は９−２の出力であって、オフ
状態へのリセット入力である。第３は全ビット共通にし
て信号線５０に接続され全ビット−斉すセント入力とし
て使用することができる。

前記従来例と同様にレジスタ３の論理アドレスをアドレ
ス変換バッファ１によって変換するとき、本実施例にお
いては論理アドレスの第１３〜１９ビツトによって選択
器７−１　、？−２を制御して有効ビ・ノド群６−１．
６−２からそれぞれｌビットのランチ出力を、比較器１
０−１．１０−２に入力する。

このランチ出力は、従来例でアドレス変換バッファ３１
から読み出された有効ビット４３−１．４３−２と同じ
効果を比較器１０−１．１０−２に与えて、アドレス変
換処理を制御し、このランチ出力がオンの場合のみ、比
Ｍ器１０−１．１Ｏ−２のアドレス比較が有効になる。

アドレス変換に成功すれば、従来と同様にレジスタ４に
物理アドレスが得られる。

アドレス変換バッファ１による変換に成功しなかった場
合には、前記と同様にアドレス変換回路５が動作して、
主記憶上のアドレス変換テーブルを使用する変換処理を
行い、このアドレス変換に成功すると、得られた物理ア
ドレス及び対応する論理アドレスの所要部分をアドレス
変換バッファ１の所定アドレスに書込み、又パージ情報
バッファ２に同じ物理アドレスを書込む。

それらの動作と共に、レジスタ３の論理アドレスの第１
３〜１９ビツトでデコーダ８−１．８−２を制御し、ア
ドレス変換回路５からの制御線５１−１又は５１−２の
一方で選択されるデコーダ８−１又は８−２の出力によ
り、有効ビット群６−１又は６−２の中の１ビツトを選
択して、該ランチをオン状態にセントする。

部分パージ処理は、従来例と同様に制御され、比較器１
６−１又は１６−２でアドレスの一致が得られると、制
御線５２−１．５２−２によってデコーダ９−１又は９
−２の一方が選択され、レジスタ１４のアドレスをデコ
ーダ９−１又は９−２でデコードした出力によって、有
効ピント群６−１又は６〜２の中の１ランチが選択され
てオフ状態ヘリセットされる。

この間にアドレス変換バッファ１によるアドレス変換処
理は何等中断される必要はない。比較器４日−１，４８
−２による物理アドレスの監視は従来例と同様に行われ
る。

アドレス変換バッファ１の内容を全部無効化する全項パ
ージ処理は、図示しない回路から信号線５０に制御信号
を与えて、有効ビット群６−１．６−２の全ランチを同
時にオフ状態にリセットすることにより迅速に行うこと
ができる。

〔発明の効果〕

以上の説明から明らかなように本発明によれば、アドレ
ス変換バッファの部分パージ又は全項パージにおいてア
ドレス変換を全く中断する必要がなく、アドレス変換関
連機構の簡易化も可能となるので、情報処理装置の性能
向上、信頼性の改善が得られるという著しい工業的効果
がある。

【図面の簡単な説明】

第１図は本発明一実施例のアドレス変換バッファ制御方
式の構成を示すブロック図、 第２図は従来のアドレス変換バッファ等の一構成例を示
すブロック図 である。 図において、 １．３１はアドレス変換バッファ、 ２はパージ情報バッファ、 ３．４．１２．１４はレジスタ、 ５はアドレス変換回路、 ６−１　、６−２は有効ビット群、 ７−１　、７−２は選択器、 ８−１．８−２．９−１．９−２はデコーダ、ｌｏ−１
，１０−２，１６−１，１６−２は比較器、１３はカウ
ンタ、 １５は増分器を示す。 佑１回 寮２唄

Claims (2)

【特許請求の範囲】
1. （１）複数項よりなり、各項は少なくとも論理アドレス
   と物理アドレスとの対応を示す情報を保持するように構
   成されたアドレス変換バッファを用い、該各項の有効性
   を表示する情報を参照して、論理アドレスから物理アド
   レスへのアドレス変換を行う情報処理装置において、上
   記アドレス変換バッファの各項の有効性をそれぞれ表示
   する有効性表示手段は該アドレス変換バッファと別個に
   アクセスされる構成とし、上記アドレス変換と並行して
   該有効性表示手段の更新処理を行うように構成されてな
   ることを特徴とするアドレス変換バッファ制御方式。
2. （２）上記有効性表示手段は、複数の有効性表示を同時
   に無効表示状態にリセットする手段を有することを特徴
   とする特許請求の範囲第（１）項記載のアドレス変換バ
   ッファ制御方式。