JPS6175940A - アドレス生成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明はＦＦＴにおけるデータアドレスのビット・リ
バースの生成方式に関するものである。

（従来技術及びその問題点） 音声信号の分析認識或は合成、必電図、レーダ信号、光
計測、干渉分光計測またはデジタルフィルタ等における
信号処理などにはコンピュータによるＦＦＴ　（高速フ
ーリエ変換）が一般に用いられ、その中でも基数２のＦ
ＦＴが最も多く用いられている。

これ金少しく具体的に述べるならば９例えば音声信号を
分析して記憶させ或はこれを伝送し元の音声信号に復元
する場合９時間関数として表した音声信号の観測波形か
ら所要のサンプルデータを抽出しそれに基づいてその瞬
間における音声波形をそれに含有される周波数スペクト
ル（分析する。この周波数スペクトル信号は正弦波の集
合体であり各正弦波成分のレベルと周波数として表現す
ることができる。これら周波数スペクトルは必要に応じ
て元の音声信号に復元することは容易である。ＦＦＴは
上述のように時間関数を周波数関数に変換し或はその逆
変換する際にコンビエータを用いて極めて効率良く処理
する場合の手法であって２時間と共に刻々変化する音声
波形を高周波でサンプリングし、そのときに波形に含ま
れる周波数成分全デジタル表示してＮ個のサンプルデー
タとする。

基数２の高速フーリエ変換ではサンプル値データ数Ｎｔ
ｉ２のベキ乗となる如くとるのが一投であって Ｎ　：：　２　ｎ　（個） のデータについてｎ段の演算を行ない、それぞれの段に
おいては２つのアドレス（番地）にて指定されたデータ
対から２種の演算結果全書て、その得られた新しい値ｔ
−１つずつ、もとの２つのアドレスに戻すことを行なう
。このｎ段の演算の最終結果を分析し評価するためには
演算結果全周波数の順序に整列した形で得る必要がある
が、そのためには、これらｎ段の演算の前か後に、入力
データまたは出力データの順序をある一定の順序に並べ
かえる操作が必要である。

この操作は全てのデータ全、それらのアドレスｏ、１，
２．・・・、２ｎ−１にビット・す２バース（ｂｉｔｒ
ｅｖｅｒｓａｌ　）　ｔ−行なって得られるアドレスの
順序に並べかえて行う。

２ｎノア　）−Ｌ／Ｘ０．１　＋２．３　、・・”、２
ｎ−、ｉｎヒツトの２進数で表わすことができ、ここで
ビット・リバースとは１例えば２進数０ １０１０、１　　　　（ｎ＝８）に対 して２進数 を対応させる操作であって、もとの数の各位の数字の順
を全く逆にして最低位の数字を最高位とするように並べ
かえることであり、一般に。

数Ｂのｎビット２進数表示ｔ−ｎ（Ｂ）としたときとす
れば、ｎ（Ｂ）のビット・リバース値ｒ（Ｂ）は と表される。

即ち上記のデータの並べかえの操作は、アドレスＢの系
列 （０、１２ｆ　３１　”’　Ｉ　Ｂｌ　”’　ｌ　２　
ｎｌ　）に対応するアドレスｒ（Ｂ）の系列（ ｒ（０）、ｒ（１）、ｒ（２）、−、ｒ（Ｂ）、−・−
。

ｒ（２ｎ−１）） を生成することに帰着する。

従来は例えばこの系列（ｒ（Ｂ））　ｅ予めコンピュー
タのメモリに入れておくという方法がとられていた。こ
の場合、コンピュータには２ｎ個のデータのためにすで
に２ｎ個のメモリセルが必要であるが、その上に、これ
らアドレスＢに対応させてアドレスｒ（Ｂ）ｔ−入れた
別の２ｎ個のメモリセルが必要となり、ＦＦＴに使用す
るデータ数の２倍のメモリ容量を要するためメモリの使
用効率が低下し、データ数によってはコンピュータのプ
リント基板を増やさねばならないなど、コンビエータの
スペース、費用の増大につながるという問題があり、ま
たコンピュータの動作についてみると、アドレスＢＱア
クセスしてアドレスｒ（Ｂ）ｔ＝読み出し２次にこのア
ドレスｒ（Ｂ）’ｒアクセスしてそのデータを読み出す
という手続きを行なうことになり、これ’ｔ＝２０ｆｉ
という多数のデータすべてくついて行なうため、アドレ
ス生成に要する時間が増加し結果的にＦＦＴのスピード
１ｃ遅ぐするという問題があり、それらの解決が望まれ
ていた。

（間ｆ”ｉ解決のための手段） この発明は上記の如き事情に鑑みてなされたものであっ
て、データアドレスＢの系列（０，１＋　２　＋　３＋
”’＋Ｂ＋＝’＋２、１に対応するビット・リバースさ
れ之アドレスｒ　（Ｂ）の系列 （ｒ（０）、ｒ（１）、ｒ（２）、＝−、ｒ（Ｂ）、−
−−。

ｒ（２”−１）） 全アルコＩＪズム的に直接生成し得るアドレス生成方式
全提供すること全目的としている。

この目的を達成するために１本発明では以下の如き手段
ｆｊ！：講する。即ち、２進数表示に於けるビット数ｎ
と同数又はそれ以上の記憶装置と２つの演算装置例えば
ＡＣＣとＡＬ［Ｊとを備えると共に、数Ｂのｎビット２
進数表示に於ける最下位ビットから順次上位ビットへ連
続して並ぶ１の個数′ｆｔ＋としたとき、該数Ｂのビッ
ト・リバース値ｒ（Ｂ）’ｒｒ（Ｂ＋１）＝ｒ（Ｂ）＋
’９ｒ（Ｂ）、　かつｒ（３）＝＝２ｎ−’−’＋２ｎ
−１２ｎ（’）如＜　表示し、該連続する数字１の個数
ｉについての各々のＩｒ（Ｂ）’？予め求めこれを前記
記憶装置に格納し、かつ前記演算装置例えばＡＣＣに初
期条件ｒ（０）＝０を格納すると共に前記演算装置。

例えばＡＣＣの演算結果と前記連続する数字１の数ｉの
系列集合に従って従定した前記記憶内容とを前記演算装
置９例えばＡＬＵにより加算せしめその結果をアドレス
・バスに出力すると同時に前記演算装置９例えばＡＣＣ
に格納する如く、この操作を繰り返し行って前記数Ｂの
２進数ｎビツトに対厄するビットリバース値の系列を生
成しこれをアト°レスデータとして用いるようにする。

即ち、前記数Ｂのデータ・アドレス（０，１゜２、・・
・ｌ　Ｂ　＋・・・、２”−１）のビットリバース値金
ｒ（０）、ｒ（１）、ｒ（２）、−、ｒ（Ｂ）、−、ｒ
（２ｎ−１）の順に生成するために、前記Ｂのｎビット
２進数表示における最下位ビットから連続する数字１の
個数をｉとして表示するとき、これが数Ｂの数値に対応
しである規則性をもった系列集合をなし、かつ前記ｉの
系列集合中の異なる要素はｎ個しかなく、シかも ｒ　（Ｂ＋１　）＝ｒ　（Ｂ）＋つｒ（Ｂ）とおくとき ”；）ｒ（Ｂ）＝２°−１−１＋２１−！　　２ｎが成
り立つことを用いて、前記ｉの系列集合中の異なるｎ個
のｉの値に対するｎ個のつｒ　（Ｂ）の値をｎ個の記憶
装置に各々格納し、かつ第１の演算装置にビット・リバ
ース値の系列の初期値ｒ（０）＝０を格納し、前記第１
の演算装置の内容と前記ｉの系列集合によって順次指定
されるｉに対応する前記記憶装置の内容とを第２の演算
装置によって加算してアドレスバスに出力すると共に前
記第１の演算装置に蓄積し、この操作を繰返すことによ
り前記ビット・リバース値の系列を生成すること全特徴
とするものである。

（作　用） このように本発明は、数Ｂの系列とこれ全ビット・リバ
ースした系列との間の規則性を利用したアドレス生成方
式であって、求めんとするアドレス値と１つ前のアドレ
ス値との差の系列（存在する規則性を数値化し之結果、
ある少数の定数が周期音もってくり返えし配列され光も
のとなるから、この定数をあらかじめ算出して夫々記憶
せしめ、この規則に従って順次読み出しつつ１つ前のア
ドレスに加算せしめることによって求めるアドレスを順
次生成することができる。

従って９本発明に基づいたアドレス生成に供するアドレ
ス生成装置は所要数の記憶装置と少なくとも２つの演算
装置及びこれらを制御するマルチプレフナ等を主要とし
た優めて簡単な構成とすることができ、かつ従来多くの
サイクルを要していたこれらのアドレス生成が−サイク
ルで直接に行い得るものでちる。

（実施例） 以下、この発明の詳細を一実施例全示す図面に基づいて
説明する。

まず、この発明のアドレス生成方式を実現するためにア
ドレスＢの系列から直接ビット・リバースされたアドレ
スｒ（Ｂ）の系列を生成するためのアルゴリズム、及び
そのアルゴリズムの求め方について述べる。

アドレスＢの系列全２進数表示によって表すと、Ｌ８Ｂ
　（最下位ビット）から連続して出現する数字１の出方
にある規則性がある。

今２例えばあるアドレス値Ｂのｎビット２進数表示にお
けるＬ８Ｂ　（最下位ビット）から連続する１の個数を
ｉとすると、波数Ｂのｎビット２進数表示の一般形は ｒ（Ｂ＋１）＝ｒ（Ｂ）＋２ｎ−’−’＋２ｎ−’　　
２ｎｒ（Ｂ）＝Ｏ・−・・・・・・・（３）と表わされ
る。即ち、系列集合（ｒ（Ｂ））Ｎ−’ＢＢＯ ２わして ｒ（Ｂ＋１）＝ｒ（Ｂ）＋’）ｒ（Ｂ）　　　−＋−＋
−＋１４１とすると。

”９ｒ（Ｂ）＝２１−’−’　＋２　ｎ−’　−２０・
−・−・−（５１が成り立つ。

以下１式（５）を証明する。

前述の数Ｂのｎビット２進数表示 の形で表わしうるから、前記式（ｌｌｔ−３つの部分、
即ちｉ＋１からｎ−１ビツト部分、ｉビット部分及び１
からｉ−１ビツトの部分に分けてｎ　（Ｂ）　＝　（ｂ
ｎ−、２ｎ−’＋　ｂｎ−２２ｎ−”＋−＋ｂｉ＋、　
２”）＋ｂ、２１＋（ｂｉ−１２’−’＋ｂｉ−２２’
−２＋・・−＋ｂ０２°） と表わすと、最下位ビットから１ビツトまではｌが連続
するよう定義したことから。

ｂ、＝ｏ　、Ｊ−、＝ｂ、−２＝・＝＝Ｊｏ＝１である
。従って数Ｂ＋１のｎビット２進数表示ｎ（Ｂ＋１）は ｎ（Ｂ＋１）＝ｎ（Ｂ）＋１ 第１項　　　第２項 第３項 となる。ここで第３項はＬＳＢ＋１に帰因する繰上りに
よる変更分、第２項は第３項からの桁上りによる変更分
、第１項はｎ（Ｂ）が、ｎ（Ｂ）＋１になっても不変な
部分である。

よって、（７）及び（６）において、すべてのｋに対ｋ
　　　ｎ　−に−＋ して２　全２　　　で置換して得られるビット・リバー
ス値をｒ（Ｂ＋１）及びｒ（Ｂ）は夫々ｒ　（Ｂ＋１　
）　”’　ｌ：　　ｂｋ２ｎ−に−’　＋（ｂｌ＋１　
）　２ｎ−’−’１（＝１＋＋ −ｔ ＋Σｂｋ・２ｎ−に−１・・・・・・・−・（９）ｋ雪
Ｏ よって＋８）　−（９１と（４）より ｒ（Ｂ）＝ｒ（Ｂ＋１）　　ｒ（Ｂ） ＝＝　２１−　ｊ−１２ｎ−１φ（（１−２−’）／（
１−２−’）） ｎ−ｉ−＋　ｎ−１ｎ ＝２　　　　＋２　　−２ この結果は前記式（５）と同一であるから以上のように
して式（５）が証明できる。同時に式（８）は前記式（
３）と等価である。以上のことを要約すると（５）より
明らかな通り、アドレスＢに対応するｉの値を求めれば
９ｒ（Ｂ）を求めることができ、従って（４）ヲ用いて
初期値ｒ（０）から次々にｒ（１）、ｒ（２）、・・・
全生成することができる。

しかるにアドレスＢに対するｉの値は後述する如く簡単
な規則性を持った系列をなすからこの系列ｉの生成は１
例えばスタック操作に準じた操作により容易に求めるこ
とができる。従ってＢのピット・リバース値の系列（ｒ
（Ｂ））；：Ｈは、後述する如く（３）あるいは（４）
及び（５）で示されるアルゴリズムによって生成され得
る。

まず、アドレスＢに対する前述のｉの逍が簡単な規則性
をもつ系列金なすことを示す。

ｉは式（５）を用いて’９ｒ（Ｂ）ｉ求めるためのもの
であり、Ｂの値に対応して一意に決まる。ここでＢは０
，１，２，３．・・・、Ｎ−１の中の値であるが　ｒ　
（Ｂ）はＢのビット・リバース値の階差ｒ（Ｂ＋１　）
−ｒ　（Ｂ　）であるからＰｒ（Ｂ）におけるＢの値と
しては０．１，２，３．・・・、Ｎ−２のＮ−１個を考
えればよく、これに対応するｌの値もＮ−１個だけ考え
れば良い。

以下、ビット数ｎｆ具体的に示して、そのときのｉの規
則性を説明する。

例えばｎ　＝　３のときは。

表１　（ｎ＝３　、　（’Ｊ＝３　） ｎ＝４のときは。

表２　（ｎ＝４　、　Ｎ＝１６　） このように数Ｂが順次増加するにつれ、ｉの値は０．１
，２．３　　の４つの値のらる定った組合せで繰り返し
出現することがわかる。

ｎ＝５のときは。

ＢがＯから１４までの値では゛９表２（ｎ＝４）のｎ（
Ｂ）ｒ５桁で表わしただけだから、最上位に０が１つ加
えられるだけでｉの値は表２と同一である。ｎ＝１５で
はｉ　＝　４であり、Ｂが１６から３０までの間ではｎ
（Ｂ）の最上位は１であるが、下位４ピツ）ＨＢがＯか
ら１４までの間のときと同一であるから１の値もＢがＯ
から１４までの間のときと同一になる。よって表３のよ
うになる。

次頁へ続く 表３　（ｎ＝４　、　Ｎ＝３２　） 以上のことから明らかな如く、一般にＢがｎビット２進
数表示のときのｉの系列集合ヲ（ｉ（ｎ））と表わせば
。

（ｉ（３））＝（０，１，０，２，０，１，０，）（ｉ
（４）ｌ＝（（ｉ（３））、３．（ｉ（３）））（ｉ（
５））＝（（ｉ（４Ｎ、４．（ｉ（４）、即ち、これを
一般式で表わせば （ｉ（ｎ））＝（（ｉ（ｎ−１））、ｎ−１゜（ｉ（ｎ
−ｉ）））　　・・・・・・・・・（ＩＯが成り立つ。

伺、この規則性の中でＢとｉの対応を見ると、初めのＢ
＝００ときはｉ＝０とする。

即ちデータポイント数　Ｂ＋１＝１°のときｉ＝０（２
１０ｇ２（Ｂ＋１）） 以後ＢＱｌずつ増してゆくが　Ｂ＋１が−Ｔ３　＋　１
　＝２　ｍ（ｒｎ　：　整数、１≦ｒｎ　＜　ｎ　）の
形になったときｔｒｉ　ｉ＝ｍ（２１０ｇ２（Ｂ＋１　
）　）とするが（表３　※印）１次に続く ２ｍくＢ＋ｌく２ｍ＋！ を満たす（２ｍ−１）個のＢに対しては０≦Ｂ＋１＜２
” を満たす（２−１）個のＢに対するｉの値を七つくり繰
り返して※印以後につなげる。そして次の Ｂ＋１＝２ｍ＋１では、またｉ＝ｍ＋１とする。という
ことを繰り返し、ｉの系列全光へ伸ばすが Ｂ＋１＝２ｎ となったらストップする。これはＯ≦Ｂ≦２ｍ−２に対
するｉのみ求めればよいからである。　　゛ここで系列
集合（ｉ（ｎ））の要素は、ｏ、ｉ。

２、・・・、ｎ−１のｎ個だけであり、これらｎ個の数
字がＢの値の変化に応じて規則的に出現し。

（ｊ（ｎ））は（０，１，０，２，０，１，０，）と３
゜４、・・・、ｎ−１だけで生成される。

さて、ｎの値が決まっているときは１式（５）によって
与えられる９ｒ（Ｂ）はｉの関数であるから ■ｒ（Ｂ）＝ｆ、（ｉ） と表わすと、９ｒ（Ｂ）の値ｋｉｎ個の１の値に対応し
てｎ個の値ｆ、（１）、ｆｎ（２）、−・・、ｆｎ（ｎ
−１）を取る。

以上より、Ｂが決まればｉが決まり（Ｂにｉ全対応させ
る関数′ｌｊｒｇとする）＋１が決まれば９ｒ（Ｂ）が
決まるから、Ｂが０．１，２，３．・・・、Ｎ−１と変
化するときに、これらのＢに対応するつ「（Ｂ）が−意
に決まり、このときのつｒ（Ｂ）の値はｎ個しかない（
第１図）ことＫなる。

これがｉの値の系列（１（ｎ））がもつ簡単な規則であ
って１本発明はｉの値の種類が非常に少ないことと、こ
の規則の簡単さを利用して極めて簡単な装置構成でかつ
より少ないサイクルによって従来複雑であったビット・
リバースレ几アドレス全成生し、又その逆のアドレスを
成牛ぜんとするものである。

このようにして得られた（Ｄｒ（Ｂ））；二：ヲ用いて
ｒ（Ｂ）ｆｅ求めるアルゴリズムは前記（４）式に表さ
れる。

以下にｎ　＝＝　４のときの系列集合（ｒ（ａ））に。

の求め方全例として示し、かつ上述の理論が正しいこと
を確かめる。表２より Ｂ＝０．１，２．・・−、４に対応するｉは順に（’　
（４）　）　＝１０＋　ＩＴ　０１２１０　＋　、０　
＋　３１０　＋　１＋ｏ、２．ｏ、ｘ、ｏ） であり、ｉ＝０．１，２，３．に対する”’；；）　ｒ
　（Ｂ　）の値は前述の如くｎビットに於けるつｒ（Ｂ
）の各ｉに対する値をｆｎ（ｉ　）と表わせば順にｆ４
（０）＝８．ｆ４（１）＝−４，ｆ４（２）＝−１０、
ｆ４（３）＝−１３ であるから、これらの１直？用いつつｎ　＝　４　　に
おけるｎ（Ｂ）のビット・リバース値ｒ（Ｂ）’＆前記
式（２）及び（３）から順次求めると次の通りとなる。

ｒ（０）＝Ｏ ｒ（１）＝ｒ（０）＋’９ｒ（０） ＝ｒ（０）＋ｆ４（０） ＝Ｏ＋８＝８ ｒ（２）＝ｒ（１）＋つｒ（１） ＝ｒ（１）＋ｆ４（１） ＝８−４＝４ ｒ（３）＝ｒ（２）十つｒ（２） ＝ｒ（２）＋ｆ４（０） ＝４　＋８＝１２ ｒ（４）−ｒ（３）十つｒ（３） ＝ｒ（３）＋ｆ４（２） ＝１２−１０＝２ ｒ（５）＝ｒ（４）＋’９ｒ（４） ＝ｒ（４）＋ｆ４（０） ＝２＋８＝１０ ｒ（６）＝ｒ（５）＋Ｐｒ（５） ＝ｒ（５）＋ｆ４（１） ＝１０−４＝６ ｒ（７）＝ｒ（６）＋ｃ）ｒ（６） ＝ｒ（６）＋ｆ４（０） ＝６＋８＝１４ ｒ（８）＝ｒ（７）十つｒ（７） ＝ｒ（７）＋ｆ４（３） ＝１４−１３＝１ ｒ（９）＝ｒ（８）十つｒ（８） ＝ｒ（８）＋ｆ４（０） ＝１＋８＝９ ｒ（１０）＝ｒ（９）＋’９ｒ（９） ＝ｒ（９）＋ｆ４（１） ＝９−４　＝５ ｒ（、）＝ｒ（１０）−ｔつｒ（１０）＝ｒ（１０）＋
ｆ４（０） ＝５＋８＝１３ ｒ（１２）＝ｒ（、）＋’９ｒ（、）＝ｒ（、）＋ｆ４
（２） ＝１３−１０＝３ ｒ（１３）＝ｒ（１２）＋つｒ（１２）＝ｒ（１２）＋
ｆ４（０） ＝３＋８＝、 ｒ（１４）＝ｒ（１３）＋９ｒ（１３）＝ｒ（１３）＋
ｆ４（１） ＝、−４＝７ ｒ（１５）＝ｒ（１４）＋つｒ（１４）＝ｒ（１４）＋
ｆ４（０） ＝７＋８＝１５ と求められる。

以上の説明からも明らかなように、ｎ＝４に対するｉｌ
’ｊ、ｏ、１，２．３　　の４個のみであり、従ってこ
の１の夫々の値に対するビット−リバース値の階差Ｐｒ
（Ｂ）は８　、−４、−１０　、−１３の４個であって
この４個の数値と１つ前のビットのリバース値、即ち１
演算前のアドレスデータと全組いることによって順次所
望のアドレスデータを成牛しうることか理解できよう。

このように２本発明によればある少数所定の数値とその
都度新ら念に成牛じた１つのアドレスデータとを用いて
次々に連続して所望のアドレスデータを成牛することが
できる。

次に上述の理論に基づいてアドレノ７／グを行う場合の
装置を具体的に示す。

第２図は本発明のアドレス生成方式に於いて用いるアド
レス生成ユニットの一実施例の主要部分を示すブロック
図である。

同図に於いて、１は少なくともアドレスの２進数表示に
おけるビット数ｎと同数若しくはそれより若干多いメモ
リーセル、例えばＲ，ＡＭ　ｔ？有する記憶装置であっ
て、そのメモリーセルの共通入力ライン全パスライン２
に又その共通出カライ／全￥１の演算装置３の一つの入
力端に接続し、該＠１の演算装置３の他方入力端には前
記パスライン２から大刀を受ける第２の演算装置４の出
力信号全接続すると共に該第１の演算装置３の出力は再
びパスライン２に接続して前記記憶装置１及び第２の演
算装置４と共にループを形成する如く構成したものであ
って１本発明の原理に接直関係ない部分は図示全省略し
である。

本発明では例えばこのように構成した装置を次の如く機
能させアドレス生成を行う。

即ち、前記記憶装置２のメモリーセル、例えばＲＡＭ　
（ＲＡＭ　（ｉ　）〜Ｒ，ＡＭ　（ｎ　−１）　）には
各々前述の＋　（ｔ＝Ｏｒ　１　＋　２　＋・−・、ｎ
−１）についてのつｒ（Ｂ）即ち＊　ｆｎ（０）＋’Ｈ
（ＩＬ＝・＋ｆｎ（”−１）を予め計算して格納してお
く。例えばＲＡＭ　（５１）にはｆｎ（０）、Ｒ，ＡＭ
（２）にはｆｎ（２）、　Ｒ，ＡＭ（３）にはｆｎ（３
）・・・・・・の如くビット数ｎで表わすアドレス生成
に必要な９ｒ（Ｂ）を格納しておく。又第２の演算装置
４は例えば８ピツトのレジスタであって、第１の演算装
置３に於いて後述する如く行う演算結果を一時的に格納
する働きをするものである。

前述の如く系列集合（ｉ（ｎ））には前記第１図及び第
１０式で示すような規則性があるので、このよつ釦構成
した装置を用いてその規則性にしたがって順次通常の演
算回路及びスタック回路によって所望のアドレス金導出
する処理手続の一例は第３図の流れ図に示す通りである
。

次にこのように構成されたアドレス生成ユニットの動作
ｔｒ第３図の流れ図にしたがって説明する。

まず、初期条件としてＥｌｘｏｒ入れ、かつ第２の演算
装置４にＯを入れる（ステップの）。

次に演算装置３にて０＋０＝０なる演算を実行させその
結果をアドレスバス２に出力すると共に第２の演算装置
４に格納する。次に記憶装置２のうちの、ｎ＝ｇ（Ｂ）
によって指定された記憶装置（ｉ）に格納されたＤ　ｒ
　（Ｂ　）即°ちｆ　ｎ　（＋　）と第２の演算装置内
に格納された演算結果を演算装置３において加算し、そ
の演算結果をアドレスバス２に出力すると共に第２の演
算装置４に格納し、かつＢに１を加える。以後このよう
な一連の動作をＢがＮ−１になるまで順次繰返す（ステ
ップ■、ステップ■）。

これによってＮ個のアドレスについてビット・リバース
値を得ることができる。

上述の一実施例として示したアドレス生成装置の動作は
大略以上の通りであるが９本発明の理解を助けるために
、詳述した前記各式とこの装置の動作とｔ＝ｎ＝４とし
た場合を例に対応させて説明する。

先づ、アドレス表示が４ビツト、即ちｎ＝＝４のときの
アドレスは前記表２に示す如＜ＮＯ，１，２，・・・Ｔ
　Ｂ　ｌ・・・１５）　　の１６個となり、これは第２
図では図示を省略した主記憶装置のアドレスを示すもの
である。

本発明はこの主記憶装置の上記アドレスにメモリされた
データを引き出し所要の演算を実行した結果全メモリす
る新らたなアドレスを生成するものであって、その後の
データ処理に都合の良い配列のアドレスとするために上
記アドレス値をビット・リバースするための方法である
。

そこで、第４図の記憶装置１のメモリセル数をビット数
ｎと同数のＲ，ＡＭ（＄）、Ｒ，ＡＭ（１）。

Ｒ，ＡＭ（２）　、　Ｒ，ＡＭ（３）の４個とし夫々に
　ｒ（Ｂ）の値として前述のｉに対応するｆｎ（ｉ）の
４つの値、即ちｆ４　（０）＝８　、　ｆ４　（１）＝
−４、ｆ４（２）＝−１０、ｆ４　（３）＝−１３ｆｔ
記千なせしめる。

次に、第３図の手順に従って演算を実行すると、先づ第
１ステツプで初期条件として主記憶装置のアドレス６ｏ
番地、即ちＢ＝Ｏ及び筆２の演算装置ＡＣＣにＯを入力
し、第１の演算装置ＡＬＵに於いて上記両者の加ｇｏ＋
ｏ＝ｏｆ、行い、その結果金アドレスバス２に出力する
と同時に第２の演算装ＮＡＣＣに格納する。これによっ
て先づ第１のアドレスが生成される。即ちアドレスＯの
と、ト・リバース値はＯである。

次にＢ＝１に対するビット・リバース値を求める。前記
式（４）の如（ｒ（０＋１）＝ｒ（０）十つｒ（０）で
求まるから、つｒ（０）がわかればよい。

このつｒ（０）はＢ＝Ｏに対応する前述のｉを求めるこ
とによって求まるが、このｉは前に詳述した如く規則性
をもって出現するから、この規則性と関係づけた関数ｉ
＝ｇ（Ｂ）なる演算を別途設けたサブルーチンにより行
うようにしておく。

このようにしてＢ＝Ｏに於けるｉを求めるとｉ＝０とな
る。ここでｉ＝Ｏが求まれば９次につｒ（Ｂ）＝ｆｎ（
ｉ）として所望のつｒ（Ｂ）が求められるが、このｆｎ
（ｉ）即ちｆ４（０）＝８　　なる数値全格納した前記
記憶装置２の中のメモリセルＲ・ＡＭ（９６）を指定す
るように関係ずけた操作を行なう。これはｉの値が求ま
ることによって一義的にＲＡＭ　（ｉ　）が求まる。

斯くしてｆ４（０）＝８と前回求めた演算結果Ｏとの加
算を第１の演算装置３　ＡＬＵにて行うとともにその結
果０＋８＝８ｅパスライン２に出力すると共に第２の演
算装置ＡＣＣＫ前回の値０に置換して。格納する。この
値８がＢ＝１に対するビット・リバースされた新らたな
アドレスである。

同様にＢ＝２に於いてＨｉ＝１　となりつｒ（１）はｆ
４（１）＝−４であるからｒ（１）＋つｒ（１）＝８−
４＝４　、即ちＢ＝２に対するビット・リバース値は４
となる。

このようにして生成したビット・リバース値を新らたな
アドレス値として、前記数Ｂに対応させるが、一時的に
これらピット拳リバースして得た数値を演算用記憶回路
にメモリしておき、所定の演算が終了して数Ｂに示され
るアドレスのデータが不要になった時点でまとめてこれ
らを置換せしめるようにする。

本発明はこのようにしてピット拳リバースしたアドレス
全生成するものであるが１本発明の実施にあたっては上
述した実施例に限定される必然性はなく、又これを実行
する装置の構成も上述の例に限定する必要はない。

（発明の効果） 以上説明したように９本発明によるアドレス生成方式で
はｎビットのアドレスについてはｎ個のつｒ（Ｂ）値を
記憶させておくだけで、すべてのビット・リバース値を
その前のビット・リバース値を用いて導出することがで
き、記憶装置もメモリセルに換算してもｎ個のメモリセ
ルしか必要でなく、ポイント数Ｎが増加するにしたがい
、メモリセルの節約は顕著になり、また、それぞれのビ
ット・リバース値を導出するのにマシンサイクルの最小
単位である１マシ／サイクルでよいので、処理時間も極
めて短くなる。

以上の説明から明らかな通り、この発明によれば、アド
レスＢの系列 （０＋１　＋２　＋３　＋’−−ｒＢ＋’＝、２ｎ１　
）に対応するビット・リバースされたアドレスｒ（Ｂ）
の系列 （ｒ（ｏ）、ｒ（１）、ｒ（２）、−、ｒ（Ｂ）、、、
、。

ｒ（２ｎ−１）） をアルゴリズム的に直接生成し得るアドレス方式全得る
ことができ、極めて簡単な構成全とる装置金剛いて短時
間にパイプラインを乱すことなくアドレス生成全行うこ
とができるから、コンピュータを用いた高速演算のスピ
ード金さらに向上させるうえで著効を奏する。

【図面の簡単な説明】

準１図は本発明のアドレス生成方法に於けるアドレスＢ
とそのリバース値階差’９ｒ（Ｂ）の対応の仕方を示す
説明図、第２図はこの発明の一実施例に係るアドレス生
成ユニットの主要部金子ｆ　Ｗ’ｒ成南、箪３図はビッ
ト・リバース値を導出する手続を示す流れ図２及び第４
図は系列集合（ｉ（ｎ）ｌ　’に導出する手、ＦＩ−示
す流れ図である。 １・・・・・・・・・記憶装置、　　２・・・・・・・
・・アドレスバスライン、　　３・・・・−・・・・第
１の演算装置（ＡＬ［））４・・・−・・・・・第２の
演算装置（ＡＣＣ）。 Ｂ・・・・・・・・・アドレス、　　　ｎ（Ｂ）・・・
・・・・−・ｎビットで表わすアドレス値Ｂ、　　ｉ・
−・・・・・・・アドレス値Ｂ　ｆ　ｎビットで表わし
た際の最下位ビットから連続する１の数。

Claims (1)

1. 【特許請求の範囲】 ２＾ｎ個のアドレス０、１、２、…、Ｂ、…、２＾ｎ−
   １のビット・リバース値の系列を ｒ（０）、ｒ（１）、ｒ（２）、…、ｒ（Ｂ）、…ｒ（
   ２＾ｎ−１）とするとき、前記ビット・リバース値の系
   列 ｒ（０）、ｒ（１）、ｒ（２）、…、ｒ（Ｂ）、…ｒ（
   ２＾ｎ−１） をこの順に生成するアドレス生成方式であって、前記Ｂ
   の夫々のｎビット２進数表示における最下位ビットから
   連続する１の個数をｉとすると、前記アドレス ０、１、２、…、Ｂ、…、２＾ｎ−１ に対応するｉの値はある規則性を持った系列集合をなし
   、かつ前記ｉの系列集合中の異なる要素はｎ個しかなく
   、しかも ｒ（Ｂ＋１）＝ｒ（Ｂ）＋■ｒ（Ｂ） とおくとき ■ｒ（Ｂ）＝２＾ｎ＾−＾ｉ＾−＾１＋２＾ｎ＾−＾ｉ
   −２＾ｎが成り立つことを用いて、前記ｉの系列集合中
   の異なるｎ個のｉの値に対するｎ個の■ｒ（Ｂ）の値を
   ｎ個の記憶装置に各々格納し、かつ第１の演算装置にビ
   ット・リバース値の系列の初期値ｒ（０）＝０を格納し
   、前記第１の演算装置の内容と前記ｉの系列集合によっ
   て順次指定されるｉに対応する前記記憶装置の内容とを
   第２の演算装置によって加算してアドレスバスに出力す
   ると共に前記第１の演算装置に蓄積し、この操作を繰返
   すことにより前記ビット・リバース値の系列を生成した
   ことを特徴とするアドレス生成方式