JPS6171708A

JPS6171708A - Ｆｍ復調回路

Info

Publication number: JPS6171708A
Application number: JP19320284A
Authority: JP
Inventors: Hideyuki Hagino; 萩野　秀幸
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-09-14
Filing date: 1984-09-14
Publication date: 1986-04-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、ＦＭ復調回路に関するもので、特に集積回
路化するのく適した構成に改善し次回路である。

〔発明の技術的背景〕

ＦＭ復調回路として従来、第４図に示す回路がある。こ
のＦＭ回路は、”電気・電子工学大百科事典、２５オー
デイオ・ビデオ（辻重夫編。

電気書院）″の３１７頁乃至扁１８頁に記載されている
。

このＦＭ復調回路は、遅延回路Ａと掛算回路Ｂによって
構成され、複雑な構成である。遅延回路Ａにおいて、１
１，１２．１３は定電流源であり、１０は入力信号源で
ある。トランジスタＱ　’　＋　Ｑ　’のベースには、
逆相関係にある入力信号ａ、ｂが印加されるもので、こ
のトランジスタＱｌ　、Ｑ２の共通エミッタは定電流源
１ノを介して接地電位端に接続されている。トランジス
タＱｌ、Ｑ２のコレクタ間には、容量Ｃノが接続されて
いる。まな、トランジスタＱｌのコレクタは、トランジ
ス”りＱｓのエミッタに接続され、トランジスタＱ２の
コレクタはトランジスタＱ４のエミッタに接続される。

このトランジスタＱ３のペースは、定電流源１２に接続
されるとともにトランジスタＱ６のエミッタに接続され
、トランジスタＱ４のペースは定電流源１３に接続され
るとともにトランジスタＱ５のエミッタに接続される。

トランジスタＱ５　＋Ｑ６のコレクタは、第１のバイア
ス電源ｖノに接続されている。トランジスタＱ３のコレ
クタ及びトランジスタＱ５のペースは、共通に抵抗ＲＪ
ｉ介して第２のバイアス電源ｖ２に接続され、トランジ
スタＱ４のコレクタ及びトランジスタＱ６のペースは、
共通に抵抗Ｒ２を介して第２のバイアス電源ｖ２に接続
される。

上記の遅延回路は、入力信号を遅延させて、その遅延出
力をトランジスタＱ５　、ＱＢのエミッタに逆相関係で
得る。

トランジスタＱ５のエミッタは、トランジスタＱ９．Ｑ
ｌ２の共通ペースに接続され、トランジスタＱ６のエミ
ッタは、トランジスタＱＩＯ。

Ｑｌｌの共通ペースに接続される。トランジスタＱ９〜
Ｑ１２．Ｑ７　、ＱＢは掛算回路Ｂを構成しており、ト
ランジスタＱ７．Ｑ８のエミッタは、定電流源１４に接
続されている。そして、このトランジスタＱ７＃Ｑ８の
ペースには、信号源１０からの逆相関係の入力信号す、
ａが与えられる。トランジスタＱ７のコレクタは、トラ
ンジスタＱ９．ＱＩＯの共通エミッタに接続され、トラ
ンジスタＱ８のコレクタは、トランジスタＱｌｌ、Ｑ１
２の共通エミッタに接続されている。そして、トランジ
スタＱＩＯ，Ｑ１２のコレクタが第１のバイアス電源Ｖ
ＩＩＩＣ接続され、トランジスタＱ９　、Ｑｌ　ｌのコ
レクタが低域フィルタ１５を介して第１のバイアス電源
ｖノに接続されている。

上記従来のＦＭ復調回路の動作を第４図、第５図ｔ−参
照して説明する。。第４図の各部に付す符号ａ−ｇは、
第５図に示す信号ａ−ｇに対応する。

第５図に示す期間ｔノでは、トランジスタＱ１のベース
電位ハへイレベル、トランジスタＱ２のペース電位はロ
ウレベルである。この期間ｔ１は、トランジスタＱｌ　
、Ｑｓ　、ＱＢはオン、トランジスタＱ　２　、Ｑ　４
＃　Ｑ　５はオフである。

次に、期間ｔ２に移り、入力信号が反転すると、トラン
ジスタＱ１はオフ、トランジスタＱ２はオンとなる。こ
こで、トランジスタＱ４はオンしようとするが、容量Ｃ
１に蓄積電荷があり、トランジスタＱ４のエミッタ電位
は、これがオンする程度の電位となっていない。期間ｔ
２は、容ｔＣ１の電荷が徐々の放電される期間であり、
充分放電されると、トランジスタＱ４がオンし、これに
よって、トランジスタＱ６がオフ、トランジスタＱ３が
オフとなる。

これによって期間ｔ３に移り、この期間は、トランジス
タＱ２１Ｑ４ｍＱ５がオン、トランジスタＱｇｔＱｓｚ
Ｑ１がオフである。次に入力信号が反転し、トランジス
タＱｌのペース電位がへイレペル、トランジスタＱ２の
ペース電位がロウレベルになると、トランジスタＱ１が
オン、トランジスタＱ２がオフとなる。ここで、トラン
ジスタＱ３は、オンしようとするが、容ｖｋＣ１に蓄積
電荷があるためにすぐＫはオンできず、容量Ｃ１が充分
放電されるまで、そのオンする時点が遅らされる。この
期間が図示の期間ｔ４である。期間ｔ４が経過すると、
期間ｔ５に移り、先の期間ｔ１と同様な動作状態となる
。このような動作がくりかえされることＫよって、掛算
回路Ｂの上段の入力端には、入力信号ａ、ｂｌ所定時間
遅廷され之信号ｅ、ｆが入力される。

掛算回路Ｂにおいては、その下段の差動増幅部に入力さ
れる入力信号と、上段の差動増幅部に入力される遅延信
号との掛算処理が行なわれ、出力信号ｇを得ることがで
きる。この出力信号ｇが低域フィルタ１５ＶＣ通される
ととＫよってＦＭ復調信号を得ることができる。上述し
た遅延回路Ａの遅延時間は、となる。

但し、ｖ２は、バイアス電源ｖ２の電圧１２、五３はそ
れぞれ抵抗Ｒ１，Ｒ２を流れる電流、Ｒ１，Ｒ２は、抵抗Ｆｔｌ、Ｒ２の値である。

〔背景技術の問題点〕

上記従来のＦＭｉ調回路によると、遅延回路と掛算回路
を使用し、回路が複雑で素子数も多く、消＊硫流も大き
いという問題がある。さらに、仁のＦＭ復調回路を半導
体集積回路内で構成した場合、容量Ｃ１と接地電位端間
に寄生の接合容量が付いてしまい、この接合容量にも電
流が流れてしまうため、ＦＭ′４１ｍ感度がばらついた
り、ＦＭキャリアのもれが生じてしまうという問題があ
る。

〔発明の目的〕

この発明は、上記の事情に鑑みてなされ之もので、構成
が簡単であり、かつ半導体集積回路内で構成された場合
でも、ＦＭ復調感度がばらつかないようにしたＦＭα調
回調音路供することを目的とする。

〔発明の概要〕

この発明では、第１図、第３図に示すように、入力信号
のエツジから一定の時間遅延し九パルスを得る念めに、
その遅延量を設定する容量を２個設けて、各々の一方の
端子を接地電位端に接続することで、寄生容量の影響を
無くすようにしているう〔発明の実施例〕以下この発明の実施例を図面を参照して説明する。第１
図はこの発明の一実施例であり、トランジスタＱ２１　
、Ｑ２２は、第１の差動増幅器Ｄ１を構成し、その共通
エミッタは、定電流源２１を介して接地電位端に接続さ
れ、ま友、トランジスタＱ２３．Ｑ２４は、第２０差動
増幅器Ｄ２を構成【７、その、共通エミッタは定電流源
２２°を介して接地電位端に接続されている。

第１の差動増幅器ＤＩにおいて、その一方の差動出力端
であるトランジスタＱ２１のコレクタは、容＠０１ノを
介して接地電位端に接続されるとともに、トランジスタ
Ｑ２５のエミッタに接続される。また、他方の差動出力
端であるトランジスタＱ２２のコレクタは、容＠Ｃ１２
を介して接地電位端に接続されるとともにトランジスタ
Ｑ２６のエミッタに接続される。次に、第２の差動増幅
ａ０２において、その一方の差動出力端であるトランジ
スタＱ２３のコレクタは、トランジスタＱ２５のベース
に接続されるとともに抵抗Ｒ１１を介してバイアス電源
Ｖ１２に接続される。そして、他方の差動出力端である
トランジスタＱ２４のコレクタは、トランジスタＱ２６
のべ一ヌに接続されるとともに抵抗Ｒ１２を介してバイ
アス′な源Ｖ１２ＶＣ接続される。

次に、トランジスタＱ２５．Ｑ２６のコレクタは、共通
に低域フィルタ２３を介してバイアス電源ＶＪＪに接続
される。

この発明の一実施例は上記の如く構成され、そして、容
１ｉｋｃ１１．Ｃ１２を用い各々の一方を接地電位端に
接続した構成としている。このため、寄生容量の影響を
無くすことができ、良質のＦＭ復調信号を得ることがで
きる。もちろん、この発明の回路によると、素子数が少
なく消費電流も低減され、集積化に好適した構成である
。これは、第１、第２の差動増幅器ＤＩ。

Ｄ２の各差動出力端を、同一バイアス電源がベースに与
えられた出力トランジスタＱ２５゜Ｑ２６のエミッタと
ベースに与えるようにした構成とし、第１の差動増幅器
Ｄ１の各差動出力端にそれぞれ容量Ｃ１ｌ、Ｃ１２を接
続し次からである。

以下、第１図及び第１図の各部信号波形図である第２図
を参照してこの回路の動作分説明する。

第１図の各部の符号■〜■は、第２図に示す信号■〜■
に対応する。なお、第２図■〜■の波形は電圧波形、■
の波形は電流波形である。

今、期間で１を考えると、トランジスタＱ２１゜Ｑ２３
のペース電位ハハイレベル、トランジスタＱ２２．Ｑ２
４のペース′磁位はロウレベルである。このときけ、ト
ランジスタＱ２１．Ｑ２３がオン、トランジスタＱ２２
．Ｑ２４がオフとなる。ここで、トランジスタＱ２５の
ベース電位ｖ　ｎｔ　ｓは、ＶＢ！ｆｉ−ＶＪ２−Ｒ１１×１２２但し、ＶＪ２はバイアス處源Ｖ１２の値Ｒ１１は抵抗Ｒ
１１の値１２２は、抵抗Ｒ１１を流れる電流となる。このときは、容量Ｃ１ｌの蓄積電荷がトランジ
スタＱ２１ｆ介して放電され、トランジスタＱ２１のコ
レクタ電位ｖｃｍがＶｅ、、−ＶＪ２−Ｒ１１Ｘ１２２−ＶＪ、。

但し、ｖｊ□はトランジスタＱ２５のダイオード接続電
位降下分となったときに１初めてトランジスタＱ２５はオンする
。この容量Ｃ１ｌの放電期間が第２図の期間Ｔ１である
。期間で２に移ると、トランジスタＱ２５．Ｑ２１．Ｑ
２３はオン状態を保持する。次に期間Ｔ３に移り、入力
信号が反転、つまりトランジスタＱ２１　、Ｑ２３のベ
ースがロウレベル、トランジスタＱ２２．Ｑ２４のペー
スがハイレベルになると、トランジスタＱ２ノ。

Ｑ２３はオフ、トランジスタＱ２２．Ｑ２４はオンとな
る。トランジスタＱ２１　、Ｑ２３がオフになると、ト
ランジスタＱ２５は、容量Ｃ１ｌに充電を行なう。その
充電電圧は、トランジスタＱ２１のコレクタ電圧ｖａｌ
ｌとなる。Ｖｅｌｌ−Ｖｌｌ−Ｖｊｔｓである。

一方、トランジスタＱ２２．Ｑ２４側においては、容量
Ｃ１２の放電が開始される。これが期間で３の初まりで
ある。このときは、容量Ｃ１２の蓄積電荷があるため、
トランジスタＱ２６はすぐにはオンしない。そして、容
量Ｃ１２の放電が進み、充分電位が低下すると、トラン
ジスタＱ２６がオンする。これが期間Ｔ４の初まりであ
り、この期間はトランジスタＱ２２．Ｑ２４．Ｑ２６の
オン状態が保持される。次に再び入力信号が反転し、期
間Ｔ５に移ると、この期間Ｔ５は、先の期間Ｔ１と同様
な動作が得られる。

上記のような動作がくりかえされることによって、トラ
ンジスタＱ２５．Ｑ２６の共通コレクタには、信号■（
電流波形）が得られ、これを低域フィルタ２３に通すこ
とによって、ＦＭグ調信号を得ることができる。

この発明は、上記した回路に限定されるものではなく、
第３図に示すように、第１．第２の差動増幅ａＤ１．Ｄ
２の定電流源を１つの定電流Ｋ）２４で構成してもよい
。なお他の部分は、先の実施例と同じであるから同符号
を付して説明は省略する。

〔発明の効果〕

上記したこの発明によると、各社Ｃ１ｌ　、ＣＩ２の一
方の端子を接地した構成としているため寄生容量の影響
を無くすことができ良質のＦＭ復調信号を得るのに寄与
できることに加え、素子数も少なく消費電流も少ないＦ
Ｍ復調回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は第
１図の各部信号波形図、第３図はこの発明の他の実施例
を示す回路図、第４図は従来のＦＭ復調回路を示す回路
図、第５図は第４図の回路の各部信号波形図である。Ｑ２１〜Ｑ２６・・・トランジスタ、Ｒ１１゜Ｒ１２・
−抵抗、Ｃ１ｌ、Ｃ１２−・・容量、ｖｌｌ。ＶＪ２・・・バイアス電源、ＤＩ、０２・・・差動増幅
器、２１，２２．２４・・・定電流源、２３・・・低域
フィルタ。出願人代理人　弁履士　鈴　圧式　彦ＴＩ　　　Ｔ３　　　Ｔ５第３図第４図第５図

Claims

【特許請求の範囲】

第１、第２のトランジスタのベースに逆相関係の入力信
号が印加される第１の差動増幅器と、この第１の差動増
幅器と並列であってその第３、第４のトランジスタのベ
ースに逆相関係の前記入力信号が印加される第２の差動
増幅器と、前記第１の差動増幅器の一方の差動出力端が
コレクタ・エミッタ電流路の一方に接続され、前記第２
の差動増幅器の一方の差動出力端がベースに接続された
第５のトランジスタと、前記第１の差動増幅器の他方の
差動出力端がコレクタ・エミッタ電流路の一方に接続さ
れ、前記第２の差動増幅器の他方の差動出力端がベース
に接続された第６のトランジスタと、前記第１の差動増
幅器の一方の差動出力端と接地電位端間に接続された第
１の容量と、前記第１の差動増幅器の他方の差動出力端
と接地電位端間に接続された第２の容量と、前記第５、
第６のトランジスタのコレクタ・エミッタ電流の他方に
共通接続された低域フィルタを具備したことを特徴とす
るＦＭ復調回路。