JPS6166485A - フイ−ルド遅延装置 - Google Patents
フイ−ルド遅延装置Info
- Publication number
- JPS6166485A JPS6166485A JP59188484A JP18848484A JPS6166485A JP S6166485 A JPS6166485 A JP S6166485A JP 59188484 A JP59188484 A JP 59188484A JP 18848484 A JP18848484 A JP 18848484A JP S6166485 A JPS6166485 A JP S6166485A
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- JP
- Japan
- Prior art keywords
- signal
- video signal
- field
- input video
- input
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- Pending
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- Television Signal Processing For Recording (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は、入力ビデオ信号から１フイールド及び／又は
複数フィールド遅延したビデオ信号を得るためのビデオ
信号のフィールド遅延装置、特には、アナログ遅延素子
で構成したビデオ信号のフィールド遅延装置に関する。
複数フィールド遅延したビデオ信号を得るためのビデオ
信号のフィールド遅延装置、特には、アナログ遅延素子
で構成したビデオ信号のフィールド遅延装置に関する。
〈従来技術〉
従来、例えばビデオディスクなどの記録媒体の通常の動
画から静止画再生を行なう場合、その記録媒体の同一ト
ラックを繰返し再生する方式か採用されている。ところ
が、この方式では再生画像のいわゆるブレが発生するこ
とを避けられない。
画から静止画再生を行なう場合、その記録媒体の同一ト
ラックを繰返し再生する方式か採用されている。ところ
が、この方式では再生画像のいわゆるブレが発生するこ
とを避けられない。
〈発明の目的〉
本発明は、このような事情のもとで考え出されたもので
、その目的は、記録媒体の通常の動画から画像ブレがな
い静止画再生を行えるようにすることである。
、その目的は、記録媒体の通常の動画から画像ブレがな
い静止画再生を行えるようにすることである。
〈発明の構成〉
本発明は、このような目的を達成するために、アナログ
遅延素子で構成したビデオ信号のフィールド遅延装置に
おいて、該アナログ遅延素子への転送クロック数を制御
することにより入力ビデ第１百号と１フィールド遅延信
号とのタイミングを一致させることを特徴としている。
遅延素子で構成したビデオ信号のフィールド遅延装置に
おいて、該アナログ遅延素子への転送クロック数を制御
することにより入力ビデ第１百号と１フィールド遅延信
号とのタイミングを一致させることを特徴としている。
〈実施例〉
以下、本発明を図示された実施例に基づき詳細に説明す
る。
る。
第１図は本発明の一実施例に係るフィールド遅延装置の
概略を示すブロック図である。図中、１はビデオ信号を
入力する入力端子であり、２はフィールド遅延回路を動
作させるスイッチ制御信号を入力する制御信号入力端子
であり、３は出力端子である。このフィールド遅延装置
は、入力端子１に入力されたビデオ信号（入力ビデオ信
号）をクランプするだめのクランプ回路１０と、このク
ランプ回路１０の出力を一方の入力端に入力するスイッ
チ１１と、該スイッチ１１を介してビデオ信号を入力し
、転送クロック信号を受けて該ビデオ信号を略々１フイ
ールド遅延して出力させるアナログ遅延素子たるフィー
ルドメモリ１２と、該フィールドメモリ１２から出力さ
れた遅延ビデオ信号に付加されている転送クロック信号
を除去するためのａ−パスフィルタ１３と、転送クロッ
クが除去された遅延ビデオ信号に、入力ビデオ信号に同
期したクランプ、水平垂直、ブランキングゲートパルス
などの種々の同期信号を付加する同期信号処理回路１４
とが順に設けられて構成される。
概略を示すブロック図である。図中、１はビデオ信号を
入力する入力端子であり、２はフィールド遅延回路を動
作させるスイッチ制御信号を入力する制御信号入力端子
であり、３は出力端子である。このフィールド遅延装置
は、入力端子１に入力されたビデオ信号（入力ビデオ信
号）をクランプするだめのクランプ回路１０と、このク
ランプ回路１０の出力を一方の入力端に入力するスイッ
チ１１と、該スイッチ１１を介してビデオ信号を入力し
、転送クロック信号を受けて該ビデオ信号を略々１フイ
ールド遅延して出力させるアナログ遅延素子たるフィー
ルドメモリ１２と、該フィールドメモリ１２から出力さ
れた遅延ビデオ信号に付加されている転送クロック信号
を除去するためのａ−パスフィルタ１３と、転送クロッ
クが除去された遅延ビデオ信号に、入力ビデオ信号に同
期したクランプ、水平垂直、ブランキングゲートパルス
などの種々の同期信号を付加する同期信号処理回路１４
とが順に設けられて構成される。
前記同期信号処理回路１４の出力は更に１フイールド遅
延された遅延ビデオ信号を得るために前記スイッチ１１
の池の入力端に帰還される一方、外部への出力のために
出力ビデオ信号スイッチ回路２００Å力端の１つに出力
されるように構成される。尚、前記スイッチ１１に帰還
される遅延ビデオ信号のレベルを入力ビデオ信号のレベ
ルと同一にするために必要に応じてアンプ１５が設けら
れる。また、出力ビデオ信号スイッチ回路２ｏの他の入
力端は入力端子１に直接接続される。このフィールド遅
延装置は、更に、前記スイッチ１１及び出力ビデオ信号
スイッチ回路２０の動作を制御するために、制御信号を
人力し、入力ビデオ信号の同期信号に同期して作動する
スイッチコントロール回路１７と、転送クロックを発生
する転送りａツク発生回路１８と、同期信号処理装置１
４にクランプ、水平、垂直及びブランキングゲートパル
スなどの同期信号を供給する同期信号発生回路１９とを
備える。また更に、これらのスイッチコントロール回路
１７、転送クロック発生回路１８及び同期信号発生回路
１９の動作を入力ビデオ信号の同期信号に同期させるた
めに入力ビデオ信号から同期信号を分離してこれらの回
路１７．１８及び１９に出力する同期分離回路１６か設
けられる。
延された遅延ビデオ信号を得るために前記スイッチ１１
の池の入力端に帰還される一方、外部への出力のために
出力ビデオ信号スイッチ回路２００Å力端の１つに出力
されるように構成される。尚、前記スイッチ１１に帰還
される遅延ビデオ信号のレベルを入力ビデオ信号のレベ
ルと同一にするために必要に応じてアンプ１５が設けら
れる。また、出力ビデオ信号スイッチ回路２ｏの他の入
力端は入力端子１に直接接続される。このフィールド遅
延装置は、更に、前記スイッチ１１及び出力ビデオ信号
スイッチ回路２０の動作を制御するために、制御信号を
人力し、入力ビデオ信号の同期信号に同期して作動する
スイッチコントロール回路１７と、転送クロックを発生
する転送りａツク発生回路１８と、同期信号処理装置１
４にクランプ、水平、垂直及びブランキングゲートパル
スなどの同期信号を供給する同期信号発生回路１９とを
備える。また更に、これらのスイッチコントロール回路
１７、転送クロック発生回路１８及び同期信号発生回路
１９の動作を入力ビデオ信号の同期信号に同期させるた
めに入力ビデオ信号から同期信号を分離してこれらの回
路１７．１８及び１９に出力する同期分離回路１６か設
けられる。
尚、第２図は入力ビデオ信号と転送クロック発生回路１
８の動作を制御する転送クロックコントロール信号との
関係を例示するタイムチャートである。
８の動作を制御する転送クロックコントロール信号との
関係を例示するタイムチャートである。
このように構成されたフィールド遅延装置によれば、入
力ビデオ信号はスイッチ１１を介してフィールドメモリ
１２に一旦格納され、水平及び垂直転送クロック信号に
同期してフィールドメモリから順次出力される。従って
、フィールドメモリ１２の遅延時間は、転送クロック周
波数の大きさに反比例して小さくなり、転送クロック周
波数を適当に制御することにより、フィールドメモリ１
２の遅延時間を１フィールド時間に制御することができ
る。このようにしてフィールドメモリ１２を用いて入力
ビデオ信号刀為らｌフィールド遅れの１フィールド遅延
ビデオ信号が得られる。もっとも、入力ビデオ信号と遅
延ビデオ信号とを出力端３から同期させて出力するため
には、後に更に具体的に説明するように、ローパスフィ
ルタ１３の群遅延時間、その他のフィールドメモリ周辺
回路による遅延時間及び垂直転送時間を考慮に入れる必
要がある。前記１フィールド遅延ビデオ信号を再度フィ
ールドメモリ１２に入力して１フィールド遅らせて出力
させることにより２フィールド遅延ビデオ信号が得られ
る。同様にして３フィールド遅延ビデオ信号も得られる
。そして、制御信号により、前記スイッチ１１を第１の
フィールド時間には入力端１側に接続し、続く第２．第
３のフィールド時間には同期信号処理回路１４側に接続
する一方、前記出力ビデオ信号スイッチ回路２０を第１
のフィールド時間には直接入力端１側て接続し、続く３
フィールド時間は同期信号処理回路１４側に接続切換え
することにより、例えば、第３図（ａ） （Ｃ）に示す
ように、ビデオ切換コントロール信号１周期の間に４フ
ィールド分のビデオ信号ｖ１Ｎ −Ｖ、 Ｎが動画とし
て再生される記録から、遅延のないビデオ信号Ｖ、Ｎ、
ｌフィールド、２フィールド、３フイールド遅延させら
れた各遅延ビデオ信号Ｖ、 Ｎ・・を得、第３図（ｂ）
に示すようにビデオ切換コントロール信号に同期させて
同一フィールドのビデオ信号Ｖ、 Ｎを４フイールド連
続して出力することにより、画像ブレのない静止画再生
が行なえることになる。
力ビデオ信号はスイッチ１１を介してフィールドメモリ
１２に一旦格納され、水平及び垂直転送クロック信号に
同期してフィールドメモリから順次出力される。従って
、フィールドメモリ１２の遅延時間は、転送クロック周
波数の大きさに反比例して小さくなり、転送クロック周
波数を適当に制御することにより、フィールドメモリ１
２の遅延時間を１フィールド時間に制御することができ
る。このようにしてフィールドメモリ１２を用いて入力
ビデオ信号刀為らｌフィールド遅れの１フィールド遅延
ビデオ信号が得られる。もっとも、入力ビデオ信号と遅
延ビデオ信号とを出力端３から同期させて出力するため
には、後に更に具体的に説明するように、ローパスフィ
ルタ１３の群遅延時間、その他のフィールドメモリ周辺
回路による遅延時間及び垂直転送時間を考慮に入れる必
要がある。前記１フィールド遅延ビデオ信号を再度フィ
ールドメモリ１２に入力して１フィールド遅らせて出力
させることにより２フィールド遅延ビデオ信号が得られ
る。同様にして３フィールド遅延ビデオ信号も得られる
。そして、制御信号により、前記スイッチ１１を第１の
フィールド時間には入力端１側に接続し、続く第２．第
３のフィールド時間には同期信号処理回路１４側に接続
する一方、前記出力ビデオ信号スイッチ回路２０を第１
のフィールド時間には直接入力端１側て接続し、続く３
フィールド時間は同期信号処理回路１４側に接続切換え
することにより、例えば、第３図（ａ） （Ｃ）に示す
ように、ビデオ切換コントロール信号１周期の間に４フ
ィールド分のビデオ信号ｖ１Ｎ −Ｖ、 Ｎが動画とし
て再生される記録から、遅延のないビデオ信号Ｖ、Ｎ、
ｌフィールド、２フィールド、３フイールド遅延させら
れた各遅延ビデオ信号Ｖ、 Ｎ・・を得、第３図（ｂ）
に示すようにビデオ切換コントロール信号に同期させて
同一フィールドのビデオ信号Ｖ、 Ｎを４フイールド連
続して出力することにより、画像ブレのない静止画再生
が行なえることになる。
前記フィールドメモリ１２は、具体的には例えば電荷結
合デバイス（ＣＯＤ）によって構成される。この場合、
遅延時間τｄとビット数Ｂ及び転送クロック周波数ｆｃ
ｋとの間には、τｄ ： Ｂ ／ ｆｃｋの関係が成立
する。従って、ビット数Ｂと転送クロック周波数ｆｃｋ
とを適当に選定することによりτｄを所望の時間に設定
できることになる。ここで、入力ビデオ信号と遅延ビデ
オ信号とのタイミングを合わせるには、フィールドメモ
リ１２の周辺回路の遅延時間と垂直転送時間とを考隙す
る必要がある。即ち、入力端１に入力されるビデオ信号
から正確に１フィールド時間遅れてｌフィールド遅延ビ
デオ信号を出力端３から出力させるためには、ビデオ信
号の各水平走査期間τＩ（ｄでのフィールドメモリ１２
の遅延時間τＨ，Ｏは、前記周辺回路中のａ−パスフィ
ルタ１３による群遅延時間ΔτＬ、その他のフィールド
メモリ周辺回路による遅延時間Δτｅ及び垂直転送時間
ΔτＢを前記水平走査時間τ８ｄから差引いた時間に設
定される。
合デバイス（ＣＯＤ）によって構成される。この場合、
遅延時間τｄとビット数Ｂ及び転送クロック周波数ｆｃ
ｋとの間には、τｄ ： Ｂ ／ ｆｃｋの関係が成立
する。従って、ビット数Ｂと転送クロック周波数ｆｃｋ
とを適当に選定することによりτｄを所望の時間に設定
できることになる。ここで、入力ビデオ信号と遅延ビデ
オ信号とのタイミングを合わせるには、フィールドメモ
リ１２の周辺回路の遅延時間と垂直転送時間とを考隙す
る必要がある。即ち、入力端１に入力されるビデオ信号
から正確に１フィールド時間遅れてｌフィールド遅延ビ
デオ信号を出力端３から出力させるためには、ビデオ信
号の各水平走査期間τＩ（ｄでのフィールドメモリ１２
の遅延時間τＨ，Ｏは、前記周辺回路中のａ−パスフィ
ルタ１３による群遅延時間ΔτＬ、その他のフィールド
メモリ周辺回路による遅延時間Δτｅ及び垂直転送時間
ΔτＢを前記水平走査時間τ８ｄから差引いた時間に設
定される。
モチろん、ローパスフィルタ１３は、ビデオ信号の帯域
を通過させ、且つ、転送りａツク信号を充分に減衰させ
る特性を要求され、具体的には例えば４．０〜４．５メ
ガヘルツの帯域を減衰させるように設計される。かかる
ローパスフィルタ１３の群遅延時間ΔτＬは約１００ｎ
ｓｅｃ程度である。その他の周辺回路の遅延時間Δτｅ
を５０ｎｓｅｃ、垂直転送時間２１日を３μｓｅｃ 、
水平同期周波数ｆＨを１５・７３４キロヘルツとすれば
、τＨｄは６３．５５６μｓｅＣとなり、フィールドメ
モリ１２の遅延時間τＨｅは約６０−４μｓｅｃが適当
となる。
を通過させ、且つ、転送りａツク信号を充分に減衰させ
る特性を要求され、具体的には例えば４．０〜４．５メ
ガヘルツの帯域を減衰させるように設計される。かかる
ローパスフィルタ１３の群遅延時間ΔτＬは約１００ｎ
ｓｅｃ程度である。その他の周辺回路の遅延時間Δτｅ
を５０ｎｓｅｃ、垂直転送時間２１日を３μｓｅｃ 、
水平同期周波数ｆＨを１５・７３４キロヘルツとすれば
、τＨｄは６３．５５６μｓｅＣとなり、フィールドメ
モリ１２の遅延時間τＨｅは約６０−４μｓｅｃが適当
となる。
また、転送りａツクｆｃｋとしては、サンプリング定理
より、通過最高周波数の２倍以上が必要でアリ、いま、
クロマサブキャリアｆｓｃの３倍のもの、すなわち、ｆ
ｃｋ＝３・ｆｓｃを用いると、ｆｓｃ＝＝３．５８ＭＨ
ｚであるから、ｆｃｋ＝ｌｏ、ｙ４ＭＨ２となり、そし
て、１水平ラインのＣＯＤビット数Ｂは、Ｂ ＝＝ ｆ
ＨＣ−ｆｃｋ＝ ’ｒＩ（ｃ Ｈ３−ｆｓｃ−ｃ、）る
ところから、Ｂ ＝ ｃｉ ４９ビツトとなり、ビット
数Ｂを６４９ビツトにするのが好適である。
より、通過最高周波数の２倍以上が必要でアリ、いま、
クロマサブキャリアｆｓｃの３倍のもの、すなわち、ｆ
ｃｋ＝３・ｆｓｃを用いると、ｆｓｃ＝＝３．５８ＭＨ
ｚであるから、ｆｃｋ＝ｌｏ、ｙ４ＭＨ２となり、そし
て、１水平ラインのＣＯＤビット数Ｂは、Ｂ ＝＝ ｆ
ＨＣ−ｆｃｋ＝ ’ｒＩ（ｃ Ｈ３−ｆｓｃ−ｃ、）る
ところから、Ｂ ＝ ｃｉ ４９ビツトとなり、ビット
数Ｂを６４９ビツトにするのが好適である。
以上の関係から、ｌ水平ラインのＣＯＤビット数Ｂを６
４９ビツト、水平転送クロックｆｃｋを１０．７４ Ｍ
ＨＺとしたとき、ｆＨＣが６０．４３６ ｎ８ｅｃ。
４９ビツト、水平転送クロックｆｃｋを１０．７４ Ｍ
ＨＺとしたとき、ｆＨＣが６０．４３６ ｎ８ｅｃ。
水平転送パルス停止期間Δτが３・１２μ８０Ｇであり
、したかつて、ＣＣＤフィールドメモリー周辺回路での
遅延時間（ΔτＬ＋Δτｅ）を１２０ｎｓｅｃ、垂直転
送期間を３μＳθＣに設計することが望互しいことがわ
かる。このような遅延時間を得られるように、転送クロ
ック周波数ｆｃｋを設定すれば、入力ビデオ信号と１フ
イールドあるいは数フイールド遅延したビデオ信号を得
て、入力ビデオ信号と遅延したビデオ信号とをビデオ切
換制御１言号に同期させて出力することにより、例えば
ビデオディスクなどの記録媒体に記録した通常の動画を
静止画再生することができる。
、したかつて、ＣＣＤフィールドメモリー周辺回路での
遅延時間（ΔτＬ＋Δτｅ）を１２０ｎｓｅｃ、垂直転
送期間を３μＳθＣに設計することが望互しいことがわ
かる。このような遅延時間を得られるように、転送クロ
ック周波数ｆｃｋを設定すれば、入力ビデオ信号と１フ
イールドあるいは数フイールド遅延したビデオ信号を得
て、入力ビデオ信号と遅延したビデオ信号とをビデオ切
換制御１言号に同期させて出力することにより、例えば
ビデオディスクなどの記録媒体に記録した通常の動画を
静止画再生することができる。
尚、第２図に示すように、水平転送クロックパルスは１
水平同期時間ごとに所定の時間Δτにわたり停止させら
れる。
水平同期時間ごとに所定の時間Δτにわたり停止させら
れる。
〈発明の効果〉
以上説明したように、本発明は、アナログ遅延素子で構
成したビデオ信号のフィールド遅延装置において、該ア
ナログ遅延素子への転送クロック数を制御することによ
り入力ビデオ信号と１フィールド遅延信号とのタイミン
グを一致させるので、記録媒体の通常の動画から画像ブ
レがない静止画再生を行える効果が得られる。
成したビデオ信号のフィールド遅延装置において、該ア
ナログ遅延素子への転送クロック数を制御することによ
り入力ビデオ信号と１フィールド遅延信号とのタイミン
グを一致させるので、記録媒体の通常の動画から画像ブ
レがない静止画再生を行える効果が得られる。
第１図は本発明の一実施例に係るフィールド遅延装置の
政略を示すブロック図、第２図は入力ビデオ信号と転送
クロック発生回路１８の動作を制御する転送クロックコ
ントロール信号との関係全例示するタイムチャート、第
３図は入力ビデオ信号、出力ビデオ信号及びビデオ切換
コントロール信号の関係を示すタイムチャートである。 １２・・アナログ遅延素子（フィールドメモリ）。
政略を示すブロック図、第２図は入力ビデオ信号と転送
クロック発生回路１８の動作を制御する転送クロックコ
ントロール信号との関係全例示するタイムチャート、第
３図は入力ビデオ信号、出力ビデオ信号及びビデオ切換
コントロール信号の関係を示すタイムチャートである。 １２・・アナログ遅延素子（フィールドメモリ）。
Claims (1)
- （１）アナログ遅延素子で構成したビデオ信号のフィー
ルド遅延装置において、該アナログ遅延素子への転送ク
ロック数を制御することにより入力ビデオ信号と１フィ
ールド遅延信号とのタイミングを一致させることを特徴
とするフィールド遅延装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188484A JPS6166485A (ja) | 1984-09-07 | 1984-09-07 | フイ−ルド遅延装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188484A JPS6166485A (ja) | 1984-09-07 | 1984-09-07 | フイ−ルド遅延装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6166485A true JPS6166485A (ja) | 1986-04-05 |
Family
ID=16224536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59188484A Pending JPS6166485A (ja) | 1984-09-07 | 1984-09-07 | フイ−ルド遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6166485A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5093713A (ja) * | 1973-12-21 | 1975-07-26 | ||
| JPS5488105A (en) * | 1977-12-24 | 1979-07-13 | Sony Corp | Magnetic recorder-reproducer |
| JPS5636278A (en) * | 1979-09-03 | 1981-04-09 | Hitachi Ltd | Video reproducing device |
-
1984
- 1984-09-07 JP JP59188484A patent/JPS6166485A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5093713A (ja) * | 1973-12-21 | 1975-07-26 | ||
| JPS5488105A (en) * | 1977-12-24 | 1979-07-13 | Sony Corp | Magnetic recorder-reproducer |
| JPS5636278A (en) * | 1979-09-03 | 1981-04-09 | Hitachi Ltd | Video reproducing device |
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