JPS6162952A

JPS6162952A - アドレス変換装置

Info

Publication number: JPS6162952A
Application number: JP59184630A
Authority: JP
Inventors: Takayoshi Iizuka; 飯塚　孝好; Shizuo Goto; 志津雄後藤; Toyohiko Kagimasa; 豊彦鍵政; Shunichi Torii; 俊一鳥居
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-09-05
Filing date: 1984-09-05
Publication date: 1986-03-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は仮想記憶装置を持つ情報処理装置に係り、特に
実記憶装置の容量を遥かに超えるような超巨人な行列の
実際的に有効な部分のデータのみを記憶するのに好適な
アドレス変換装置に関する。

〔発明の背景〕

行列を、非零成分の−５）布のし方によって分類すると
、第１図ａ　−ｄのように４つに分類することが出来る
。一般に、数値シミュレーションにおいては、密行列が
使オ〕れることは僅かであり、帯行列、規則的スパース
行列、不規則スパース行列などが使われる。これらの行
列においては、各行。

各列車りの非零成分の数は問題の大きさに依らずほぼ−
・定であり５行列全体に対する非零成分の数の割合は、
行列の次数に比例して減少する。従来は、１次元の仮想
空間１・に、行ｉｌ１位又は列単位で行列全体を割り当
てており、２次斤の対象である行列から１次元の仮想空
間へのアドレス変換はブ１−Ｊグラ１５で行っていた。

このような方法では、次のような問題点があった。すな
わち、行列から仮想空間へのアドレス変換をプログラム
で行っていたため、そのための演算をも行う必要があり
、処理量を増加させていた。行単位２列車位では、ペー
ジ当りの非零成分の割合が非常に少なく、また全てのデ
ータがＯであるページも、データの値を保持する必要が
あり、無駄が多かった。このため、非零成分の数はあま
り大きくないにもかかわらず、１０″’Ｘｌ０６などと
いう超巨大行列を直接扱うことが出来なかった。

ここで、従来のアドレス変換の機構については、ＩＢＭ
マニュアルＧ　Ａ　２２−７０００−８“Ｓｙｓｔｅｍ
３７０　Ｐｒ１ｎｃｉｐｌｅｓ　ｏｆ　０ｐｅｒａｔｊ
ｏｎ”　（１９８１年１０月）に述べられている。

〔発明の目的〕

本発明の目的は、超巨大行列を扱う際の無駄をなくし、
超巨大行列を直接扱えるアドレス変換機構を提供するこ
とである。

〔発明の概要〕

超巨大行列の使用法を調べてみると、密行列以外の行列
では、第１図のように、非零成分が主に対角線方向に分
布している。そこで、Ｏをデータとして保持しないで済
ますためには、行列の対角線方向のデータの集まりを単
位としてデータを記憶保持すれば良い。しかしながら、
従来の様にプログラムが行列から一次元の仮想空間ヘア
ドレス変換した後でこれらを行うのは、無駄である。む
しろ、行列の成分を行と列を単位として参照した方が自
然である。また、行列以外のデータに対しては従来通り
のアドレス変換が適当と思われる。

そこで、本発明においては、アドレスを、行列向はアド
レス変換モードを表わすビットと、行列を識別する番号
ど行と列とに分けて考えることにした。即ち、第２図ａ
、ｂのようにアドレスを表わすピッｌ−列を分割し、最
上位ビットが１のときのみ行列向はアドレス変換を行い
、残りのＭ　Ｘ、　Ｎ　。

ＲＸ及びＣＸで行列の番号９行及び列をそれぞれ表オ〕
すものとした。そして、対角線方向のデータの壊まりを
１つのセグメントとして扱うためには、ＲＸ−ＣＸ（行
と列の番号の差）が同じもの全体を１つのセグメントと
すれば良い。また、全てが０であるセグメントやページ
に対するデータを保持しないで済ますためには、各セグ
メン１〜．ページにそのセグメントまたはページの内容
が全て０であることを示すビットを置けば良い。そして
、内容が全てＯであるセグメン１〜又はページに対して
Ｏ以外の書込が起ったときには割込を起す様にしておけ
ば良い。更に、その様なページに対する読出しには０を
値として返し、０の書込は単に無視すれば良い。オペレ
ーティングシステムにおいては、該割込みが生じた時点
で実際のセグメントまたはページを割り当てれば良い。

〔発明の実施例〕

以下、本発明の一実施例を第３図〜第６図を用いて説明
する。

第３図及び第４図は、本発明を実施するための回路を示
す。第３図はアドレスを表わすビット列を実アドレスに
変換する回路であり、第４図はアドレスを表わすビット
列で指定された行列の行と列の上限・下限を超えた参照
を検出する回路である。

第３図について説明する。アドレスを表わすビット列１
はモードビット２と行列番号ＭＸＮと行番号ＲＸと列番
号Ｃｘより構成される。モードビット２が１のときは、
本発明のアドレス変換モード（行列変換モードと呼ぶ）
であることを、０のときはそうでないことを表わし、本
図では前者である。ＭＴＱは行列表ＭＴの先頭アドレス
を値とするレジスタであり、ＭＴＱの内容はＭＸＮと加
算されＭＴ中の１つの項目３のアドレスを生成する。こ
の場合、項目３の長さに応じてＭ　Ｘ、　Ｎに項目３の
長さを乗じておく必要があるが本図では省略しである。

項目３の長さとしては、２のベキ乗にしておくと、実際
に乗算を行う必要が無く効率が良い。

項目３において、フラグ■は本項目が使用不能であるこ
とを表わすビットであり、■が１のときは行列番号ＭＸ
Ｎに対応した行列に対するアドレス変換を行なわず、行
列指定例外割込（ＩＭＸＮ割込と呼ぶ）を処理装置に引
き起す。Ｌは行列の１成分当りの長さを表わし、Ｌ　Ｒ
はＲＸの取り得る値の下限を表わし、ＵＲはＲＸの取り
得る値の上限を表わし、ＬＣはＣＸの取り得る値の下限
を表わし、ＵＣはＣＸの取り得る値の上限を表わす。フ
ィールド４はセグメント表４の中央のアドレスを表わす
。セグメント表ＳＴは該アドレスを中心とし、ｌ　ＲＸ
−ＣＸ　ｌ　　（ＲＸとＣＸ　（７）差の絶対値）の最
大値の２倍＋１の項目が入る大きさを持つ。

一方、減算器５はＲＸとＣｘを人力としてＲＸ−ＣＸ　
（ＲＸとＣＸの差であり負の値も取り得る）を計算する
。減算器５の出力であるＣａｒｒｙはＲＸくＣＸである
事を表わし、Ｃａｒｒｙ　＝　１のときは指定された行
列成分は上三角行列中にあり、Ｃａｒｒｙ＝０のときは
指定さおだ行列成分は対角線を除いた下三角行列中にあ
る。選択器では、ＲＸとＣＸとＣａｒｒｙを入力として
、Ｃａｒｒｙ＝ＯのときはＣＸを出力とし、Ｃａｒｒｙ
　＝　１のときはＲＸを出力とする。この出力は、指定
された行列成分が、それを含む同一対角線上の全成分よ
り成るセグメントにおいて何番目であるかを表わすのに
使われる。

フィールド４の値と減算器よりの出力ＲＸ、　−ＣＸは
、加算器６で加えられ、ＳＴ中の項目へのアドレスを生
成する。本図には書いてないが、ＲＸ、　−ＣＸは項目
７の長さに応じて適当な値を乗じておく事が必要である
。

項目７において、フラグ■は本項目が使用不能である事
を表わすビットであり、■が１のときはアドレス変換を
中止して、セグメント変換例外（ＩＳＸ割込と呼ぶ）割
込を処理装置に引き起す。

項目７において、フラグ２は本セグメント中の成分が全
てＯである事を表わすビットであり、２＝１のときはフ
ィールド８の値を使わずに、記憶装置へのアクセスの種
別に応じた処理を行う（これについては後述する）。Ｚ
＝０の時フィールド８はページテーブルＰＴの先頭のア
ドレスを保持しており、これは、選択器よりの出力９の
−１−位１２ビット］０と加算器１１で加算されてＰＴ
の項目へのアト１ノス１２を生成する。本図には示して
いないが、ビット列１０はＰＴの項目の長さに応じて適
当な定数を乗じる必要がある。

アドレス１２によって示されるＰＴ中の項目１３におい
て、フラグＺおよびフラグ■はＳＴ中のＺおよび工と同
様の意味を持ったビットであり、フィールド１４はペー
ジの先頭のアドレスを保持する。

一方、選択器よりの出力９の下位にビット１５は、行列
の成分の長さを表わすＬの値に対応するビット数だけ左
にシフトされて、ページ中のデイスプレスメント１６を
生成する。シフターの出力１６はフィールド１４と加算
器１７によって加算され、実アドレス１８を生成する。

次に第４図について説明する。ＭＴＱ、ＭＴ。

項番１，２および３については第３図と同様である。比
較器２４，２６．２８および３０は、行列の行および列
の値ＲＸおよびＣＸが、下限と上限の間にあるかどうか
を検査するものである。比較器２４はＣＸが、列の上限
ＵＣ以下である事を出力とし、比較器２６は、ＣＸが、
列の下限ＬＣ以上である事を出力とし、比較器２８は、
ＲＸが行の上限ＵＲ以下であることを出力とし、比較器
３０は、ＲＸが行の下限Ｌ　Ｒ以上であることを出力と
する。これらの比較器よりの出力２５，２７゜２９およ
び３１は、ＡＮＤゲート３２で論理積が取られて、出力
ＲＮ■１生ずる。ＲＮ　Ｇは、ＲＸおよびＣＸが、ＭＸ
Ｎで指定された行列の行および列の範囲内にあることを
示す。ＲＮＧ＝Ｏのときは、これを示すため行列指定例
外の割込を処理装置に引き起す。

第５図は、行列変換モートでの、記憶装置からの読込み
処理の処理手順を示したものである。この処理手順につ
いて説明する。

ｊ）ＭＸＮによって指定されたＭＴの項目３中のフラグ
■がＯであるか調べ（１）、偽ならば、ＭＸＮが行列を
指定する値として誤まっていることを示すＴＭＸＮ割込
みを引き起す処理に移る（２）。（ＩＭＸＮ割込み処理
の詳細については、本図では省略する。）。条件が真な
らばｊｊ）へ進′む。

１１）加算器６の値で指定された項目７中のフラグ■の
値が０であるか調べ（３）、偽のときは、ＲＸとＣＸの
組み合せによる対角線力面セグメントの指定が誤まって
いることを示すＩＳＸ割込を引き起す処理に移る（４）
。（ＴＳＸ割込処理の詳細についＣは、本図では省略す
る。）条件が真のときは、ｉｉｉ　）へ進む。

ｉｉｉ　）項目７中のフラグＺがＯであるかを調べ（５
）、偽のときは、項目７に対応したセグメン１−の内容
は全て０．０　であることを示すので、０．０を読込み
値とする（６）。条件が真のときはｉｖ）へ進む。

ｉｖ）加算器１１の出力１２によって指定された項目１
３中のフラグＩがＯであるかを調べ（７）、偽のどきは
、ＲＸとＣＸの絹み合ぜによるページの指定が誤まって
いることを示すＴＰＸ割込を引き起す処理に移る（８）
。（ＩＰＸ割込処理の詳細については、本図では省略す
る。）条件が真のときは、■）へ進む。

■）項目１３中のフラグＺが０であるかを刺入く９）、
偽のときは、項目１３に対応したページの内容は全てＯ
２０であることを示すので、（ＩＩ）０．０　を読込み値とする（１０）。条件が真のときは
、加算器１７の出力１８で指定された部分よりデータを
Ｍｉ込み、これを読込み値とする（ＩＮ、、第６図は、
行列変換モードでの、記憶装置への書込み処理の処理手
順を示したものである。この処理手順に１いて説明する
。

ｊ）読み込み処理と同じ。

ｊｉ　）読み込み処理と同じ。

ｉｉｉ　）項［１７中のフラグＺがＯであるかを調べ（
５）、偽のときは、項目７に対応したセグメントの内容
は全てＯ、Ｏであることを示し、ｊｖ）へ進む。条ｅ１
が偽のときは、■）へ進む。

１ｖ）１Ｆ込値がＣ１、Ｏであるかどうかを調べ（６）
、真のときけ、内容が全て０．０　であるセグメントに
０．０　を書き込む事になるので、何も書き込まずに書
き込み処理を終了する（７）。条件が偽のときは、内容
が全て０．０　であるセグメントに０．０以外を書き込
もうとしたことを示すための例外Ｎ　７．８８割り込み
を引き起す処理に移る（８）。（ＮＺＳＳ割り込みの詳
細については、本図では省略する。） ■）加算器１１の出力１２によって指定された項１１１
３中のフラグ■が０であるかを調べ（９）、偽のときは
、ＲＸとＣｘの和み合せによるページの指定が誤まって
いることを示す１．１）　Ｘ割込を引き起す処理に移る
（１０）。（ＩＩ）Ｘ割込処理の詳細については、本図
では省略する。）条件が真のときはｖｉ）へ進む。

ｖｊ）項１−１１３中のフラグＺがＯであるかを調べ（
１１）、貞のときは、加算器１７の出力４８で指定され
た部分へ指定された書込値を書き込む。

条件が真ならば、ｖｉｉ　）へ進む。

ｖｉｉ　）書込値が０．０　であるかどうかを調べ（ｊ
３）、真のときは、内容が全て０．０であるページへＯ
ｏＯに書き込む事になるので、何も書き込まずに書き込
み殻終了する（１４）。条件が偽のときは、内容が全て
Ｏ、Ｏであるページに０．０以外の書き込もうとしたこ
とを示すための例外ＮＺＳ＋１割込を引き起す処理に移
る（１５）。（ＮＺＳＰ割込の詳細に１いては、本図で
は省略する。）以−１−１本実施例の説明を行った。本
実施例によれば、次のような効果がある。

１、行列を行と列を単位としてアクセスでき、モートビ
ットの指定によって従来アドレス変換機構との互換性も
保てる。

２、指定された行と列が、行列ごとに定まったそれぞれ
の下限と−１−眼の間にあるかをハードウェア的に検査
できる。

３、Ｚフラグを用いることにより内容が全て０．０であ
るセグメントおよびページに対応するデータを保持せず
にすむ。

４．２フラグを用いることにより内容が全て０．０であ
るセグメン＋−およびページよりの読み込み値は０．０
　　になり、０．０　の書き込みは何もしないことにな
り、０．０以外の書き込みはＮＺＳＳ割込みとＮＺＳＩ
）割込みで検出できるので、必要にＬ２．・じて実ペー
ジを割り当てることが出来る。

５、行列表ＭＴ中に、行列の成分の長さを表わすフィー
ルド■、を持っているので、行列の成分の長さとして種
々の長さの行列に適用できる。

〔発明の効果〕

本発明によれば、行列を行と列を単位としてアクセスす
る機能と、指定された行と列が正しい範囲にあるかを検
査する機能と、行列の同一対角線方向成分の集まりを１
つのセグメントとして扱える機能と、全て同じ定数であ
るアドレス空間部分のデータを保持しないで保持してい
るように動作する機能があるので、超巨大行列を扱う際
に、非零成分データを行列の次数に比例した程度の大き
さの実記憶域を用いるだけで保持できるという効果があ
る。

【図面の簡単な説明】

第１図は、行列の非零成分の分布に従って行列を分類し
た模式図、第２図は、本発明のアドレスの表わし方を示
した説明図、第３図、第４図は、本発明の一実施例の回
路構成図、第５図及び第６図は、本発明の一実施例にお
ける記憶装置への読み込、書き込の処理手順を示す図で
ある。］・・・アドレス表現ビット列、ＭＴＯ・・・ＭＴの先
頭アドレス保持レジスタ、ＭＴ・・・行列ごと情報を保
持する表、５・・減算器、２４．２６，２８．３０手　
　続　　補　　　正　　　書昭和６０年３月２０１１

Claims

【特許請求の範囲】１、仮想記憶装置を有する情報処理装置において、アド
レス変換のために用いるアドレス変換テーデルの各エン
トリに、該エントリに対応する仮想アドレス範囲に全て
同一の定数が記録されていることを示すフラグを設け、
当該仮想アドレス範囲に対して実アドレスを対応させる
ことなく該定数の読出しと書込みを行う装置と、当該ア
ドレス範囲に該定数以外の値の書込みを検出する装置と
を有することを特徴とするアドレス変換装置。２、仮想記憶装置を有する情報処理装置において、行列
識別コード、行番号、列番号を表わすビットにより仮想
アドレスを構成し、該行列の同一対角線方向の行列要素
の集合を、１つの連続した実アドレスの領域に変換する
手段を持つことを特徴とする特許請求の範囲第１項記載
のアドレス変換装置。