JPS6162951A - 仮想記憶制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、仮想記憶を実現し、ページング機構を備え
るようにされたデータ処理システムにおける仮想記憶制
御方式に関１−るものである。

〔従来の技術〕

従来のこの種の仮想記憶制御方式としては、第６図に示
されるものがある。この第６図において。

（ｂｏｙ）はセグメント・テーブルの実記憶アドレスを
保持する制御レジスタである。（ｂｏ、ｉ）は仮想記憶
アドレスでカ）って、これには、セグメント・インチフ
ス（乙０．２ａ）、ページφインデクス（６０，２ｂ）
。

および、バイト変ｔｎ（６ｏ、２ｃ）か含まれている。

（Ａｏ３）は第１加算点であり、アドレス変換時に制御
レジスタ（ｂｏｌ）の内容とセグメント・インチフス（
６０，２ａ　）とが加算される。（Ａｏり）は実記憶ア
ドレスのセグメント・テーブル（Ｉｏｓ＞におけるペー
ジ・テーブルの実記憶アドレス（ページ・テーブル・オ
リジン）である。（６θ６）は第コ加譜−薇であり、ペ
ージ・テーブル・エントリを求める時にページ拳テーブ
ルの実記憶アドレス（１，０４１）の一部がページ・イ
ンチフス（Ａｏ、２ｂ）と加算される。

（ｔ、ｏｑ）は実記憶アドレスのページ・テーブル（ａ
ｏｇ）内のページ・テーブル・エントリである。

そして、（ｉ、ｏｑ　）は変換動作後に得られろ実記憶
アドレスである。

次に、上記従来の仮想記憶制御方式の動作について説明
する。先ず、所定のオペレーティング・システムが作動
して、アドレス空間が作成されると￥に、セグメント・
テーブル（Ａｏｓ）およびページ・テーブル（Ａｏｇ）
を割り角け、仮想配憶空間を設定する。ご〜に、ページ
は、情報の基本坩位と［２てのバイトの集合であって、
’７０９４バイ［・からなり、また、セグメントは、ペ
ージの集合であ′つて、）５Ａページ（／θコｌドパイ
ト、にけ１０．２’ｒ’バイトを示す）からｔ「るもの
で力）る。モして、仮想記憶アドレス（Ａｏコ）（１，
前述されたように、十グメン）−インデクス（Ｉｏ）ａ
）、当該セグメント内のページ・インデクス（Ａｏ、２
ｂ）およびページ内のバイト変位（ｔ、ｏ２ｃ）から構
成されている。セグメント・テーブル（Ａｏ５）は、７
個のアドレス空間に対して７個、また。ページ・テーブ
ル（ＡＯざ）は、ｌセグメント（７０，２１Ｋバイト。

、２．ｑ　ｉ、　ページ）毎に７個用意されている。仮
想記憶子ドレスに、オペレーティング・システムがアド
レス空間毎ンこ設定する制（財）レジツタの内容に基づ
いてデータ処理装置が実記憶アドレスＦＣｆ換する。゛
すなわち、その＋ｔｉｌｌ　Ｋレジスタに保持されてい
るセグメント・テーブルの実記憶アドレスに、セグメン
ト奢インデクス（ｂｏ２ａ）な加勢（４０，７）！＝、
セグメント・テーブル・エントリ（ｂｏｙ）を求める。

次に、ページ・インデクス（ｔ、ｏ２ｂ）をセグメント
・テーブル・エントリ（６０μ）に加η（１，０１）し
、仮想ページに割りつけられているページ・テーブル拳
エントリ（６θ７）を求め、これにバイト変位（１，０
１）を合わせて、実記憶アドレス（６ｏｑ）を求める。

このとき、仮想記憶アドレスから実記憶アドレスへの変
換時に用いられるセグメント・テーブルおよびページ・
テーブルは実記憶アト１／ステ管理されている。オペレ
ーティング・システム内のアドレス空間は１通常は、全
ての空間に共通な領域と、互いに独立な領域とからなる
ものである。そして、セグメント−テーブルのための領
域は共通な領域からとられ、ページ・テーブルのための
領域は独立な領域からともねる。セグメント・テーブル
とページ・テーブルのための仮想記憶は、アドレス空間
から割りつけらねるが、データ処理装置からは実記憶ア
ドレスでアクセスされ汐るために、システムの仮想記憶
制御の対象外であり、ページングの対象外でもある。

し発明６が解決しようとする問題点〕 −ヒ配された従来の仮想記憶制御方式においては。

使用されるセグメント・テーブルおよびページ・テーブ
ルをページング処理の対象外としなければならず、その
ため、アドレス空間のサイズが大きく、システムに存在
するアドレス空間が多いときには、それだけ多（の実記
憶が必要となり（例えば、−０ダｆｆＭＢのアドレス空
間に対してはｆｆＭＢのページ・テーブルのための実記
憶が必要となる）。

システムを動作させるための主起ｆｉｌ装置の利用効率
を低下させるなどの問題点があった。

この発明は、かＮる問題点を解決するためになされたも
のであり、データ処理装置からはページ・チーフルを実
記憶アドレスでアクセスし、システムからは仮想記憶ア
ドレスでアクセスすることにより、ページ・テーブル自
体をページングの対象とする仮想記憶制御方式を提供す
ることを、その目的とするものである。

し問題点を解決するための手段〕 この発明による仮想記憶制御方式は、ページ・テーブル
を含むページがページ・アウトされていることを示す情
報をセグメント・テーブルに設け。

これに対応する割込みコードを設けることによって、ペ
ージ・テーブルを仮想アドレスおよび実アドレスの管理
下にお（ようにされたものである。

〔作用〕

この発明によれば、ページ・テーブルが仮想アドレスと
実アドレスとの双方の管理下におかれているため、ペー
ジ−テーブルをページングの対象に入れ、その結果とし
て、その実記憶ページ上での常駐が不要にされる。

〔実施例〕

以下５この発明の一実施例を図について説明する。第１
図において、（ｔｏ／）はデータ処理装置を、（１０，
２）は制（財）レジスタを、（／θ３）は、仮想アドレ
ス空間を、（１０ｙ）はセグメント・テーブルを、（ｌ
ｏｇ）はページ・テーブルを含む仮想記憶ページを、（
１０４）はページ・テーブルを。

（／θり）は仮想記憶ページを制菌するための主記憶管
理テーブルを、（ｌｏｇ）を直接アクセス記憶装置ｔ上
のページング・データセットを、（１０？’）はページ
ング・データセット上の仮想記憶ページを、（ｉｔＯ）
はページ・テーブル・セグメント会リストであって、あ
る７個のページ・テーブルを含む仮想記憶ページに複数
のセグメントのページ・テーブルが含まれる場合、セグ
メント番号を含むリストを示す。第２図（ａ）において
、に１ｏｌ）は第１図のベージ拳テーフ゛ル・セグメン
ト・リスト（ｉｔｏ）の詳細形式を示すものであり、そ
の中で。

（コ０コ）はページ・テーブルセグメント・リスト（ｉ
ｔｏ）のポインタを、（ＳＯ３）はセグメント番号を含
むエントリを示す。また、第２図（ｂ）において、（，
２ｏｙ）は、第１図の主記憶管理テーブル（１０７）を
示し、その中で、（２ｏｓ）は当該仮想記憶ページはペ
ージ・テーブルを含むページであることを記憶するフラ
グを示す。第３図において。

（３ｏ／）は制御レジスタを、（３０λ）はセグメント
・テーブルを、（３θ３）はセグメント・テーブルエン
トリを、（３，ｏｙ）はセグメント・テーブル・エント
リへのインチフス算出式を、（３ＯＳ）はページ・テー
ブルの実記憶アドレスを、（３，ｏｂ）はページ会テー
ブルを含む仮想記憶ページ・アドレスを、（３ｏｑ）は
ページ・テーブルを含む仮想記憶ページを、（、ｙｏｔ
）はページ・テーブルを。

（３ｏｑ）はページ・テーブルのエントリを示す。

第９図はセグメントｅテーブル・エントリおよびページ
・テーブル・エントリの詳細を示すものであり、こ〜に
、４ｙｏｔ）はセグメント・テーブル・エントリの形式
を、（ダθ２）はページ・テーブル・エン）　ＩＪの形
式を夫々に示すものである。なお。

ｉ＋図のセグメント・テーブル・エントリ（ｙｏｚ）に
おいて、ページ・テーブル・ポインタは、６ビツト分の
”０”を右側に付加することにより、ページ・テーブル
の実アドレスを示す。フラグ（Ｉｌは。

セグメントは不正であって、アドレス変換は行なわない
ことを示す。フラグｆＰ）は、ページ・テーブルを含む
ページがページ・アウトされていることを示す。また、
ページ・テーブル仮想ページ・アドレスは、ページ・テ
ーブルを含む主記憶の仮想ページ・アドレスを示す。次
に、同じく第り図のページ・テーブル・エントリ（＋Ｏ
Ｘ）において。

（ＰＦＡ）はページ・フレーム実アドレスを示し。

また、　（ｒＴ３）はページ無効を示すピットである。

以下本発明について動作を説明する。データ処理装置は
、アドレス変換を行なう時に、第６図と同様な仮想記憶
アドレス（Ａｏ２）からセグメント・インチフスを、制
（財）レジスタ（１０コ１．２０／）からセグメント・
テーフ゛ル・アドレスＯｏｙ、ｒｏコ）を取り出し、当
該セグメントのページ・テーブルのポインタであるセグ
メント・テーブル・エントリ（３ｏ３．ダＯ／）を所定
のインチフス算出式（３０（Ｉ）に基づいてとり出す。

セグメント・テーブル・エントリ（ｅｏ／）の制御フラ
グを刺べ、ページ会テーブルを含む仮想記憶ページがペ
ージ不在であることを、検出するとページ不在の割り込
みを発生サセル。オペレーティング・システムはヘーシ
不在割り込みを受けつけると割り込みコードによって、
ページ・テーブルを含む仮想記憶ページのべ一ジ不在で
あることを検知する。次に割り込些コードと同時に報告
される仮想記憶−アドレスからセグメント・テーブル・
エントリを取り山しく１０．２゜ＩＯ弘、１０／、、？
θココ。θグ、３ｏ３）、更に該当ページ・テーブルの
仮想記憶ページφアドレス（３０Ｉ！１．ｑθｔ、ａｏ
ｑ）を取り出し、直接アクセス記憶装置上のページ・デ
ータ・セット（ｌｏｇ、ｔｏｑ）からページ・インの操
作を行なう。一方、該当ページ・テーブルを含む仮想記
憶ページは、唯一のセグメントのページ・テーブルを富
むとは限らない。主記憶管理テーブル（λ０り、、２ｏ
ｓ、ｔｏｑ）からページ・テーブルを含むページである
と判断されると、その仮想記憶ページ内の各ページ・テ
ーブルに対応するセグメント番号を、システムの１埋す
るページ・テーブルセグメント・リスト（ｔｏＡ、、ｙ
ｏｔ　、２ｏ２．コθ３）から得る。次にページ・イン
の完了した仮想記憶ページの実アドレスを求め、セグメ
ント・テーブル・エントリのページ・テーブル実アドレ
スを求め。

セグメント−テーブル・エントリ（７０り、ａｏ３．３
ｏｒ）を更新する。

また、その仮想空間内で新たにページ・テーブルを割り
つける場合には、ページ・テーブルを含む仮想記憶ペー
ジを探しくｉｏり、コＯダ）、そこにページ・テーブル
を作成する。一方、実記憶で、システムの管理する実記
憶ページをスチール（仮想記憶ページから実記憶をとり
去る処理）する場合には、主記憶管理テーブル（ｉｏ７
．２θダ）からページ・テーブルを含む仮想記憶ページ
であることを知り（ｉｏ７．２θｙ、２ｏｒ）、ページ
・テーブルセグメント・リスト（ｉｏ６．−〇）、２ｏ
ｓ）から関連する諸セグメント・テーブル・エントリ（
，２ｏ３）を得て、そこにページ・アラ）　（ｙｏｔ）
のフラグを設定する。

なお、上記実施例では、６ダビツトからなるセグメント
・テーブルエントリ（ｉｏ３．、ｙθｓ、３ｏＡ、１Ｉ
ｏｉ）について示したが、第３図に示すセグメント・テ
ーブル（！θ／）の様に、セグメント・テーブル・エン
トリが３コビツトのものからなる形式（ＳＯ２゜ｇｏ、
７）を持ち、コ個のエン）　ＩＪで１個のページ・テー
ブルを管理するものであって良い。

〔発明の効果〕

以上のように、この発明によれば、ページ・テーブルの
領域をページ・アウトの対象とし、実記憶ページ上で常
駐することを不要とする様に構成したので、システムを
動作させるための主記憶装置のサイズを小さくとること
ができ、また実記憶装置の有効利用を図ることができる
。

【図面の簡単な説明】

第７図は、この発明の実施例におけるページ・デープル
管理の説明図、第２図は、制御テーブルの形式図、第３
図は、セグメント及びページ・テーブルの形式図、鴎り
図は、セグメント・テーブル嗜エン）　ＩＪの形式図、
第Ｓ図は、この発明の他の実施例におけるセグメント・
テーブル・エントリの形式図１、第６図は、従来のアド
レス変換側（財）方式の説明図である。 （１０よ）・・ページ・テーブルを含む仮想配憶ＶＥ）
１図 １０１−−−　デ′−タ匁Ｕ！装置。 １０２−ｍ−％１）釘しジ′スタ。 １０３−−一　仮偲了ドしスＴ間 １０４−−−　　ｔグメレト・〒一つ“°ＩＬ。 ＋０５−−−　ベーレ′°チ一つ°’ＩＬ上含ｔ・仮隻
紅悦、へ一シ・・。 １０６−−−　ページ゛チ一つ゛）シ。 １０７−−−　　ｉｉで１意、１腎王！〒−ブ′１し。 ＋０８−−−　ベージ゛−グ′　テパ一タ　セ１１．ト
。 １０９−・−ページ“′ニゲ　テ°′−夕　愁ット（１
０８）にのイΣ〔４ｙ艶Ｌ（：４色、　＜　−ｐ”。 ＋１０−ｍ−へ°−シ゛テープ’Ｌ　　ｔグ°メニト　
リスト。 第２図 示Ｉ７７つり“ ／ｆ）３図 ？ｌ’）卿しジ“スタ 幣４図 ′″−４０２ 第５図 ａで、ベージ゛ 突記偲、７ドム人

Claims (1)

【特許請求の範囲】
1. ページング機構を有するデータ処理システムのための仮
   想記憶制御方式において、ページ・テーブルを含む仮想
   記憶ページがページ・アウトされていることを示す情報
   をセグメント・テーブルに設け、これに対応する割込み
   コードを設けることによってページ・テーブルを仮想ア
   ドレスおよび実アドレスの管理下におき、これにより、
   ページ・テーブルを含む仮想記憶ページをページングの
   対象とする仮想記憶制御方式。