JPS6162142A - I/o controller - Google Patents
I/o controllerInfo
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- JPS6162142A JPS6162142A JP59184325A JP18432584A JPS6162142A JP S6162142 A JPS6162142 A JP S6162142A JP 59184325 A JP59184325 A JP 59184325A JP 18432584 A JP18432584 A JP 18432584A JP S6162142 A JPS6162142 A JP S6162142A
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- address
- input
- interrupt
- output control
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
-
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- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0745—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in an input/output transactions management context
Abstract
Description
【発明の詳細な説明】
技術分野
本発明は入出力制御装置に関し、特に複数の入・出力装
置を時分割にて同時制御可能なマイクロプログラム制御
の入出力制御装置に関する。TECHNICAL FIELD The present invention relates to an input/output control device, and more particularly to a microprogram-controlled input/output control device that can control a plurality of input/output devices simultaneously in a time-sharing manner.
Ｌ１Ｌ
一般にこの種の入出力制御装置は上位装置インターフェ
ースを介して上位装置と接続されてＪ５す、また入出力
アダプタインタフェースを介して複数の入出力アダプタ
と接続されて入出力アダプタに夫々接続されている入出
力装置を時分割的に同時制御するようになっている。L1L Generally, this type of input/output control device is connected to a higher-level device via a higher-level device interface, and is also connected to multiple input/output adapters via an input/output adapter interface to each input/output adapter. It is designed to control all input/output devices simultaneously in a time-division manner.
このような入出力制御装置のマイクロプログラムは、通
常１個の基本処理ルーチンと入出ノコアダプタの種類に
応じた複数の入出力制御ルーチンとで構成され、各々独
立した作業領域を有している。A microprogram for such an input/output control device usually consists of one basic processing routine and a plurality of input/output control routines depending on the type of input/output adapter, each having an independent work area.
基本処理ルーチンと各入出力制御ルーチンはある定めら
れたプログラムインターフェースを持ち、上位装置又は
入出力アダプタからの入出力制御装置への処理要求は、
最初に基本処理ルーチンにてどの入出力制御ルーチンに
対する要求かが判別され、プログラムインターフェース
に従って適当な入出力制御ルーチンにプログラム分岐す
る。入出力制御ルーチンではその時に必要な処理が終了
した時、プログラムインターフェースに従って基本処理
ルーチンにプログラム分岐する。このようにして入出力
制御装置は上記意装置及び入出力アダプタからの処ＩＩ
［ｊ要求を時分割的に処理することにより、複数の人出
力ｖｉ置を同時に制御して動作させる。The basic processing routine and each input/output control routine have a certain program interface, and processing requests from the host device or input/output adapter to the input/output control device are
First, the basic processing routine determines which input/output control routine the request is for, and the program branches to the appropriate input/output control routine according to the program interface. When the input/output control routine completes the processing required at that time, the program branches to the basic processing routine according to the program interface. In this way, the input/output control device receives processing from the above-mentioned device and the input/output adapter.
[By processing j requests in a time-sharing manner, multiple human output vi devices can be controlled and operated at the same time.
基本処理リーヂンは時分割的に各入出力制御ルーチンに
対する共通処理を行なうため全ての入出力制御ルーチン
の作業領域にアクセスする必要があるが、各入出力制御
ルーチンは自分に属する作業領域のみにアクセスすれば
良く、他の領域へのアクセスは必要としない。The basic processing lead performs common processing for each input/output control routine in a time-sharing manner, so it needs to access the work areas of all input/output control routines, but each input/output control routine only accesses the work area that belongs to it. access to other areas is not required.
しかし入出力制御ルーチンにプログラムミスがあり、自
分に属する作業領域以外にアクセスして、そのアドレス
からの読出し又は書込みを行なった場合、従来の入出力
制ｔｉｐ装置においてはこのような誤ったアドレスへの
アクセスの検出手段を右しないので、誤ったアクセスに
よりする入出力制御ルーチンが他の入出力制御ルーチン
に属り゛る作業領域を書き換えてしまう。また、マイク
ロプログラムが格納されるコントロールメモリがＲＡ
ＩＶＩで構成されている場合はマイクロプログラムその
ｂのを壊したりすると、ある入出力制御ルーチンにて異
常が発生してもその入出力制御ルーチンに原因があると
は限らないので、最悲の場合は全ての入出力制御ルーチ
ンを疑わなければならず、更にハードウェアの故障等に
よる誤動作もありえるため、異常原因の追及が極めて困
難であるという欠点があった・
発明の目的
本発明は、プログラムミスのない入出力制（λ１１ルー
チンが該入出力制御ルーチンの作業領域とじて割当られ
たメモリ領域にしかアクセスしないことに着目し、各入
出力制御ルーチンの該入出力制御ルーチンに属する作業
領域以外の不正なメモリアドレスへのアクセスを即時に
検出出来る入出力制御装置を提供することを目的として
いる。However, if there is a programming error in the input/output control routine and you access a work area that does not belong to you and read or write from that address, conventional input/output control tip devices will not be able to access such an incorrect address. Since the access detection means is not activated, an input/output control routine that makes an erroneous access will rewrite a work area belonging to another input/output control routine. In addition, the control memory where the microprogram is stored is RA.
If the microprogram is configured with IVI, if you break the microprogram part b, even if an error occurs in a certain input/output control routine, it does not necessarily mean that the cause is in that input/output control routine, so in the worst case This has the disadvantage that it is extremely difficult to investigate the cause of the abnormality because all input/output control routines must be suspected, and malfunctions may occur due to hardware failure. (Focusing on the fact that the λ11 routine only accesses the memory area allocated as the work area of the input/output control routine, The object of the present invention is to provide an input/output control device that can immediately detect access to an illegal memory address.
及旦１ＪすＬ
本発明による入出力制御装置は、記憶領域の少なくとも
一部をプログラムの作業領域として使用し、プログラム
の入出力制御ルーチンあっては前記記憶領域の特定領域
のみを作業領域としてアクセスをなすようにして複数の
入出力装置の時分割的同時使用が可能なマイクロブログ
ラム制御の入出力制御装置であって、複数の入出力装置
の１つの処理要求の割込に応答して、この入出力装置に
対応して割当られた特定領域内の作業領域の上限及び下
限アドレスを夫々格納する格納手段と、プロセッサから
の作業領域に対する命令フェッチ以外のアクセス時にお
けるアドレスが格納手段の上限及び下限アドレスに対し
て夫々大及び小なることを検出するアドレス異常検出手
段とを含む構成である。The input/output control device according to the present invention uses at least a part of the storage area as a work area for a program, and the program input/output control routine accesses only a specific area of the storage area as a work area. A microprogram-controlled input/output control device capable of time-sharing simultaneous use of a plurality of input/output devices in such a manner as to respond to an interruption of one processing request of the plurality of input/output devices, A storage means for storing the upper and lower limit addresses of a work area in a specific area allocated corresponding to this input/output device, and an upper and lower limit address of the storage means when accessing the work area from the processor other than instruction fetch. This configuration includes address abnormality detection means for detecting whether the address is larger or smaller than the lower limit address, respectively.
好ましくは、この検出手段としては、アドレス異常が検
出されたときにプロセッサへ異常割込を発生するように
構成されるのが良い。Preferably, the detection means is configured to generate an abnormality interrupt to the processor when an address abnormality is detected.
実 施 例 以下に図面を用いて本発明の詳細な説明−りる。Example Detailed explanation of the present invention is given below using the drawings.
図において、入出力制御装置１内のマイクロプロセッサ
１０の双方向性のデータパスコ０１と単方向性のアドレ
スバス１０２にはＲＯＭＩ １、ＲＡＭ１２、上位装置
インターフェース回路２０、入出力アダプタインターフ
ェース回路２１、割込制御回路２２、アッダアドレス検
出回路３０．Ｚ−バアドレス検出回路３１及び異常アド
レス割込発生回路３２が接続されており、マイクロブｏ
ｔフサ１０は上位装置とは上位装置インターフェース
回路２０を介して、また複数の入出力アダプタとは入出
力アダプタインターフェース回路２１を介して接続され
ている。上位装置インターフェース回路２ｏが出力する
上位装置処理要求信号２００１人出力アダプタインター
フェース回路２１が出力する入出力アダプタ処理要求信
号２１０及び異常アドレス割込発生回路３２が出力する
異常アドレス割込要求信号３２０は割込制御回路２２に
接続され、割込１１１１１２１１回路２２の出力である
マイクロプロセッサ割込信号２２０はマイクロプロセッ
サ割込信号２２０はマイクロプロセッサ１０ニ接続され
ている。アッダアドレス検出回路３ｏ及びオーバアドレ
ス検出回路３１の出ツノであるアッダアドレス検出Ｑ
号３００及びオーバアドレス検出信号３１０は異常アド
レス割込発生回路３２に接続される。In the figure, a bidirectional data pathcoder 01 and a unidirectional address bus 102 of a microprocessor 10 in an input/output control device 1 include a ROMI 1, a RAM 12, a host device interface circuit 20, an input/output adapter interface circuit 21, and a unidirectional address bus 102. control circuit 22, adder address detection circuit 30. A Z-bar address detection circuit 31 and an abnormal address interrupt generation circuit 32 are connected, and
The T-fusa 10 is connected to a host device via a host device interface circuit 20 and to a plurality of input/output adapters via an input/output adapter interface circuit 21. The upper-level device processing request signal 200 outputted by the higher-level device interface circuit 2o, the input/output adapter processing request signal 210 outputted by the human output adapter interface circuit 21, and the abnormal address interrupt request signal 320 outputted by the abnormal address interrupt generation circuit 32 are interrupts. The microprocessor interrupt signal 220, which is the output of the interrupt control circuit 22, is connected to the microprocessor 10. Adder address detection Q which is the output of the adder address detection circuit 3o and the over address detection circuit 31
The signal 300 and the over address detection signal 310 are connected to the abnormal address interrupt generation circuit 32.
本実施例においては、マイクロプログラムの基本処理ル
ーチンはＲＯＭ１１とＲＡＭ１２の両方に分割されて格
納されており、入出力制御ルーチンはＲ’ＡＭ１２に格
納されているものとする。従ってＲＡＭ１２には基本処
理ルーチンの一部と、複数の入出力制御２１Ｉルーチン
及びこれらの作業領域が混在している。In this embodiment, it is assumed that the basic processing routine of the microprogram is stored separately in both the ROM 11 and the RAM 12, and the input/output control routine is stored in the R'AM 12. Therefore, a part of the basic processing routine, a plurality of input/output control 21I routines, and their work areas coexist in the RAM 12.
マイクロプロセッサ１０はアドレスバス１０２によりＲ
ＯＭＩＩ又はＲＡＭ１２に命令フェッチのためのメモリ
リードを行ない、データパスコ０１に読出した命令語を
実行する。マイクロプロセッサ１０がＲＯＭＩＩ又はＲ
ＡＭ１２から命令フェッチにより演算データに対するメ
モリアクセスを必要とする命令語を読出した時は、マイ
クロプロセッサはＲＯＭ１１又はＲＡＭ１２に対し演算
データの読出し又は書込みを行なう。マイクロプロセッ
サ１０がＲＯＭ１１又はＲＡＭ１２にアクセスする時、
そのアクセスがメモリリードて・あるかメモリライトで
あるが、更にはメモリリードの時にそれが命令フェッチ
であるが演算データの読出しであるかの制御信号はアド
レスバス１０２に含まれている。Microprocessor 10 is connected to R by address bus 102.
A memory read is performed to fetch an instruction from the OMII or the RAM 12, and the instruction word read into the data path code 01 is executed. Microprocessor 10 is ROMII or R
When an instruction word requiring memory access to operation data is read from the AM 12 by an instruction fetch, the microprocessor reads or writes the operation data into the ROM 11 or the RAM 12. When the microprocessor 10 accesses the ROM 11 or RAM 12,
The address bus 102 includes a control signal indicating whether the access is a memory read/write or a memory read, and whether the access is an instruction fetch or a read operation data.
マイクロプロセッサ１ｏは通常ＲＯＭ１１又はＲＡＭ１
２に格納されている基本処理ルーチンを実行し、何らか
の処理要求割込みが入るのを打つでいる。この状態で上
位装置あるいはいずれかの（Ｉ
入出力アダプタからの処理要求があると、割込制
□御回路２２に伝えられ、該割込制御回路はマイクロ
プロセッサ割込要求信号２２０によりマイクロプロセッ
サにυｊ込みを発生する。マイクロプロセッサ１０は割
込みがあると、基本処理ルーチン中の割込要因に従った
割込処理ルーチンにて上位装置インターフェース回路２
０又は入出力アダプタインターフェース回路２１がら詳
細な処理要求情報を引取り、処理が要求されている入出
力制御ルーチンにあらかじめ定められているプログラム
インターフェースに従ってプログラム分岐する。入出力
制御ルーチンでは入出力アダプタインターフェース回路
２１を介して、自分に割当てられている作業領域を使用
して自分に属する入出力アダプタの制御を行なった後定
められているプログラムインターフェースに従って基本
処理ルーチンにプログラム分岐する。Microprocessor 1o usually has ROM11 or RAM1
It executes the basic processing routine stored in 2 and waits for any processing request interrupts. In this state, if there is a processing request from the host device or any (I input/output adapter), the interrupt control
□The interrupt control circuit generates a υj interrupt to the microprocessor based on the microprocessor interrupt request signal 220. When the microprocessor 10 receives an interrupt, the host device interface circuit 2 executes an interrupt processing routine according to the interrupt factor in the basic processing routine.
0 or the input/output adapter interface circuit 21, and branches the program according to a program interface predetermined for the input/output control routine for which processing is requested. In the input/output control routine, the input/output adapter that belongs to the user is controlled via the input/output adapter interface circuit 21 using the work area assigned to the user, and then the basic processing routine is executed according to the predetermined program interface. Branch the program.
基本処理ルーチンでは、割込制御回路２２を制御して再
び上記装；１！処理要求信号２００及び入出力アダプタ
処理要求信号２１０による３Ｍ込発生が可能なようにづ
る。このようにして入出力制御１１装置１は上位装置及
び各入出力アダプタからの処理要求をυ１込ａｉｌＪυ
１１回路２２で優先順位づけを行ない、優先順位に従っ
て適当な入出力制御ルーチンを実行することにより、複
数の入出力アダプタを時分割的に同時動作させる。In the basic processing routine, the interrupt control circuit 22 is controlled and the above-mentioned system is operated again; 1! The processing request signal 200 and the input/output adapter processing request signal 210 are designed to enable generation of 3M. In this way, the input/output control 11 device 1 handles processing requests from the host device and each input/output adapter.
11 circuit 22 prioritizes and executes an appropriate input/output control routine according to the priority, thereby operating a plurality of input/output adapters simultaneously in a time-division manner.
図に示す本発明による入出力制御装置においては以上の
よう 制御ＩＣ加えて、基本処理ルーチンが上位装置処
理要求信号２００又は入出力アダプタ処理要求信号２１
０による割込みをうりで、適当な入出力制御ルーチンに
プログラム分岐する前に、入出力制御ルーチンに属する
作業領域の開始アドレス及び終了アドレス又は作業領域
の大きざを知ることができるようにあらかじめプログラ
ム゛検出回路３０に、また終了アドレスをオーバアドレ
ス検出回路３１にセットし、異常アドレス割込発生回路
３２を割込発生可能状態に設定づる。アッダアドレス検
出回路３０及びオーバアドレス検出回路３１は各々設定
されている値とアドレスバス１０２上のアドレスをマイ
クロプログラム１０がＲＯＭ１１又はＲＡＭ１２に命令
フェッチ１メ外でアクセスした時に比較し、各々アドレ
スバス１０２のアドレスが設定値より小さい場合及び大
きい場合にアングアドレス検出回路３００又はオーバア
ドレス検出信＋１３１０を発生し異常アドレス割込発生
回路３２に伝える。この時該異常アドレス割込発生回路
３２はマイクロプロセッサ１０により割込発生を許可さ
れていれば異常アドレス割込要求信号３２０により割込
制御回路２２を介してマイクロプロセッサ１ｏに割込み
を発生する。In the input/output control device according to the present invention shown in the figure, in addition to the control IC, the basic processing routine is the host device processing request signal 200 or the input/output adapter processing request signal 21.
Before the program branches to an appropriate input/output control routine due to an interrupt caused by 0, the program is programmed in advance so that the start and end addresses of the work area belonging to the input/output control routine or the size of the work area can be known. The end address is set in the detection circuit 30, the end address is set in the over address detection circuit 31, and the abnormal address interrupt generation circuit 32 is set to an interrupt generation enabled state. The adder address detection circuit 30 and the over address detection circuit 31 compare the set value and the address on the address bus 102 when the microprogram 10 accesses the ROM 11 or RAM 12 outside of the instruction fetch 1, and compares the set value and the address on the address bus 102. When the address of 102 is smaller or larger than the set value, an ang address detection circuit 300 or an over address detection signal +1310 is generated and transmitted to the abnormal address interrupt generation circuit 32. At this time, if the abnormal address interrupt generation circuit 32 is permitted to generate an interrupt by the microprocessor 10, it generates an interrupt to the microprocessor 1o via the interrupt control circuit 22 in response to the abnormal address interrupt request signal 320.
該割込要求はマイクロプロセッサ１０が上位装置処理要
求信号２００又は入出力アダプタ処理要求信号２１０に
よる割込処理を行っている間においてもマイクロプロセ
ッサ１０に割込めるように割込制御回路２２により高い
優先順位が割当てられている。The interrupt request is given high priority by the interrupt control circuit 22 so that the microprocessor 10 can be interrupted even while the microprocessor 10 is processing an interrupt based on the host device processing request signal 200 or the input/output adapter processing request signal 210. A rank is assigned.
基本処理ルーチン中の異常アドレス割込処理ルーチンで
は、上位装置に異常発生を通知する等の適当な障害処理
を行なう。なお入出力制御ルーチンから基本処理ルーチ
ンに正常に戻ってきた時、基本処理ルーチンでは自分自
身の処理により誤りて異常アドレス割込みが発生しない
よう異常アドレス割込発生回路３２を割込発生禁止状態
に設定する。The abnormal address interrupt processing routine in the basic processing routine performs appropriate fault processing such as notifying the host device of the occurrence of an abnormality. Note that when the input/output control routine returns normally to the basic processing routine, the basic processing routine sets the abnormal address interrupt generation circuit 32 to an interrupt generation disabled state so that an abnormal address interrupt will not be generated by mistake due to its own processing. do.
異常アドレスが検出されたときに、マイクロプロセッサ
へ異常アドレス割込みを発生ずるようにしているが、要
は異常アドレスを検出して何等かの方法でシステムへこ
の異常を告知するように１−れば良い。When an abnormal address is detected, an abnormal address interrupt is generated to the microprocessor, but the key is to detect the abnormal address and notify the system of this abnormality in some way. good.
発明の効果
叙上の如く、本発明によれば、入出力制御ルーチンでの
不正なメモリへのアクセスを容易に、確実にかつ瞬時に
検出できるという効果がある。Effects of the Invention As described above, according to the present invention, there is an effect that illegal access to memory in an input/output control routine can be detected easily, reliably, and instantaneously.
図は本発明の実施例のブロック図である。
主要部分の符号の説明
１・・・・・・入出力制御装置
１０・・・・・・マイクロプロセッサ
１１・・・・・・ＲＯＭ １２・・・・・・Ｒ
ＡＭ２２・・・・・・割込制御回路The figure is a block diagram of an embodiment of the invention. Explanation of symbols of main parts 1...Input/output control device 10...Microprocessor 11...ROM 12...R
AM22...Interrupt control circuit
Claims (2)
ラムの作業領域として使用し、前記プログラムの入出力
制御ルーチンにあつては前記記憶領域の特定領域のみを
作業領域としてアクセスをなすようにして複数の入出力
装置の同時使用を可能としたマイクロプログラム制御の
入出力制御装置であつて、前記複数の入出力装置の１つ
の処理要求の割込に応答して、この入出力装置に応答し
て割当てられた前記特定領域内の作業領域の上限及び下
限アドレスをそ夫々格納する格納手段と、プロセッサか
らの前記作業領域に対する命令フェッチ以外のアクセス
時におけるアドレスが前記格納手段の上限及び下限アド
レスに対して夫々大及び小なることを検出するアドレス
異常検出手段とを含むことを特徴とする入出力制御装置
。(1) At least a part of the storage area in the memory is used as a work area for a program, and in the input/output control routine of the program, only a specific area of the storage area is accessed as a work area. A microprogram-controlled input/output control device that enables the simultaneous use of multiple input/output devices, and in response to an interruption of a processing request of one of the plurality of input/output devices, the input/output device storage means for storing the upper and lower limit addresses of a work area in the allocated specific area, respectively; and a storage means for storing the upper and lower limit addresses of the work area in the allocated specific area, and an address at the time of access other than fetching an instruction from the processor to the work area, with respect to the upper and lower limit addresses of the storage means; An input/output control device comprising: address abnormality detection means for detecting whether the address is large or small, respectively.
時にプロセッサーの割込要求信号を発生するよう構成さ
れていることを特徴とする特許請求の範囲第１項の入出
力制御装置。(2) The input/output control device according to claim 1, wherein the address abnormality detection means is configured to generate a processor interrupt request signal when an address equal to or greater than the address is detected.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59184325A JPS6162142A (en) | 1984-09-03 | 1984-09-03 | I/o controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59184325A JPS6162142A (en) | 1984-09-03 | 1984-09-03 | I/o controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6162142A true JPS6162142A (en) | 1986-03-31 |
Family
ID=16151349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59184325A Pending JPS6162142A (en) | 1984-09-03 | 1984-09-03 | I/o controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6162142A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01241654A (en) * | 1988-03-23 | 1989-09-26 | Fanuc Ltd | Bus control system |
| JP2001247269A (en) * | 2000-03-08 | 2001-09-11 | Toshiba Corp | Elevator control transmission system |
-
1984
- 1984-09-03 JP JP59184325A patent/JPS6162142A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01241654A (en) * | 1988-03-23 | 1989-09-26 | Fanuc Ltd | Bus control system |
| JP2001247269A (en) * | 2000-03-08 | 2001-09-11 | Toshiba Corp | Elevator control transmission system |
| JP4493147B2 (en) * | 2000-03-08 | 2010-06-30 | 東芝エレベータ株式会社 | Elevator control transmission system |
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| JPH04291646A (en) | Write monitoring device |