JPS6161538A - Synchronizing signal detecting method - Google Patents
Synchronizing signal detecting methodInfo
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- JPS6161538A JPS6161538A JP59182645A JP18264584A JPS6161538A JP S6161538 A JPS6161538 A JP S6161538A JP 59182645 A JP59182645 A JP 59182645A JP 18264584 A JP18264584 A JP 18264584A JP S6161538 A JPS6161538 A JP S6161538A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/044—Speed or phase control by synchronisation signals using special codes as synchronising signal using a single bit, e.g. start stop bit
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、情報伝送装置の同期信号検出方式に係り、特
に先願と最後が１（またはＯ）で、中間がＯ（または１
）のパターンから成る同期信号を検出するのに好適な同
期信号検出方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a synchronization signal detection method for an information transmission device.
) This invention relates to a synchronization signal detection method suitable for detecting a synchronization signal consisting of a pattern.
情報伝送装置の同期信号検出方法には、例えば、特開昭
４９−８４１０２号公報に示されるように、第３図で示
すように互いに１８０’位相の異なったサンプリングク
ロックを計数する二つの計数回路４゜５を備え、いずれ
か一方の計数回路が所定数を計数したことにより、同期
信号１２を検出すめ同期信号検出方法が知られている。For example, as shown in Japanese Patent Laid-Open No. 49-84102, a synchronization signal detection method for an information transmission device uses two counting circuits that count sampling clocks having a phase difference of 180' from each other as shown in FIG. A synchronizing signal detection method is known in which the synchronizing signal 12 is detected when one of the counting circuits counts a predetermined number.
この方法は、データが連続してくる場合、サンプリング
クロック周波数の時間差の蓄積が、一般的には、許容範
囲を越えない間に次の同期信号が来るので確実に同期信
号を検出できるが、間欠的にデータがくる場合には、サ
ンプリングクロック周波数の時間差の蓄積が許容範囲を
越えるため、１８０１位相の異なったサンプリングクロ
ックを併用することにより、同期信号検出の確度の低下
の防止をはかる。しかし、本方式では先頭の１の次の０
をサンプリングする位置によっては、許容範囲を越えて
しまうことがあるため、同期信号の検出が甘くなり、擬
同期信号を検出してしまい、情報信号を取りこめなくな
る欠点や、−回の同期信号検出で取りこめる最大情報数
が短くなってしまうという欠点があった。また、全く同
一の計数回路４と５を持たねばならぬため、０パターン
数が多い場合、回路規模が大きくなる欠点があった。In this method, if the data is continuous, the next synchronization signal will arrive before the accumulation of time differences in the sampling clock frequency exceeds the tolerance range, so the synchronization signal can be detected reliably, but When data arrives at a specific time, the accumulation of time differences in sampling clock frequencies exceeds the permissible range. Therefore, by using sampling clocks with 1801 different phases together, it is possible to prevent the accuracy of synchronization signal detection from decreasing. However, in this method, the 0 following the first 1
Depending on the sampling position, the permissible range may be exceeded, so the detection of the synchronization signal becomes lenient, a false synchronization signal is detected, and the information signal cannot be captured. The drawback is that the maximum amount of information that can be captured is short. Furthermore, since it is necessary to have exactly the same counting circuits 4 and 5, there is a drawback that the circuit scale increases when the number of 0 patterns is large.
なお、図中１，２は入力信号、３は２の反転入力、６は
インバータ、７，８は４，５の出力信号、９はＯＲ回路
、１０はバッファ、１１はアンド回路である。In the figure, 1 and 2 are input signals, 3 is an inverted input of 2, 6 is an inverter, 7 and 8 are output signals of 4 and 5, 9 is an OR circuit, 10 is a buffer, and 11 is an AND circuit.
本発明の目的は、サンプリングクロック周波数の時間差
の蓄積に対する許容値を固定可能とし規定許容値範囲で
同期信号検出を行なう同期信号検１ 出確度
の高い同期検出方法を提供するにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a synchronization detection method with high accuracy in synchronization signal detection in which a tolerance value for accumulation of time differences in sampling clock frequencies can be fixed and synchronization signal detection is performed within a specified tolerance range.
本発明の要点は、同期信号の検出規定値を定めることに
より、サンプリングクロック周波数の時間差による蓄積
に対する許容値を固定し、同期信号の計数回路が検出規
定値に達した場合にのみ許容値出力として規定ビット巾
出力し、この間に同期信号の最後のビットがあった場合
にのみ、同期検出信号を出力し、サンプリングクロック
の補正を行なうことにある。The key point of the present invention is to fix the tolerance value for accumulation due to the time difference of the sampling clock frequency by determining the detection regulation value of the synchronization signal, and output the tolerance value only when the synchronization signal counting circuit reaches the detection regulation value. The purpose is to output a specified bit width, and only when the last bit of the synchronization signal occurs during this period, output a synchronization detection signal and correct the sampling clock.
本発明の一実施例を第１図により説明する。入力データ
１は、インバータ１６を介してＤＴフリッププロップ１
７の゛トリガ端子Ｔとクリア端子Ｃに接続される。ＤＴ
フリップフロップ１７の１出力は、計数回路２０のリセ
ット端子Ｒに接続される。計数回路２０のクロック入力
端子Ｔには、クロックパルス１９が接続される。計数回
路２ｏの１ビツト巾出力○ＵＴＩはインバータ２１とア
ンドゲート２３に接続される。インバータ２１の出力は
アンドゲート２２に接続される。計数回路２０の検出規
定値出力ＯＵ’Ｔ２はアンドゲート２２と２３の入力に
接続される。アンドゲート２２と２３の出力はオアゲー
ト２４を介してＤＴフリップフロップ２６のデータ端子
りに接続される。ＤＴフリップフロップ２６のトリガ端
子Ｔには入力データ１が接続される。ＤＴフリップフロ
ップ２６の０出力は遅延回路２７を介してＤＴフリップ
フロップ２６のクリア端子Ｃに接続される。An embodiment of the present invention will be explained with reference to FIG. Input data 1 is input to DT flip-prop 1 via inverter 16.
It is connected to the trigger terminal T and clear terminal C of 7. DT
One output of the flip-flop 17 is connected to a reset terminal R of the counting circuit 20. A clock pulse 19 is connected to a clock input terminal T of the counting circuit 20 . A 1-bit width output ○UTI of the counting circuit 2o is connected to an inverter 21 and an AND gate 23. The output of inverter 21 is connected to AND gate 22 . The detected specified value output OU'T2 of the counting circuit 20 is connected to the inputs of AND gates 22 and 23. The outputs of AND gates 22 and 23 are connected to the data terminal of DT flip-flop 26 via OR gate 24. Input data 1 is connected to the trigger terminal T of the DT flip-flop 26 . The 0 output of the DT flip-flop 26 is connected to the clear terminal C of the DT flip-flop 26 via a delay circuit 27.
計数回路２８のクロック入力端子Ｔにはクロックパルス
１９が接続され、リセット端子ＲにはＤＴフリップフロ
ップ２６の１出力が接続される。A clock pulse 19 is connected to the clock input terminal T of the counting circuit 28, and one output of the DT flip-flop 26 is connected to the reset terminal R.
入力データ１は同期信号の場合、先頭の１から０への変
化時、１−０検出回路１３のＤＴフリッププロップ１７
をセットする。このｌ−０検出信号１８は計数回路２０
のリセット状態を解除し、計数回路２ｏはクロックパル
ス１９の計数を開始する。計数回路２０は、１ビツト市
出力０ＵＴＩと同期信号の検出規定値出力０ＵＴ２を備
えており、検出規定値出力時、１ビツト巾出力とアンド
を取ることにより、許容値出力２５を出力する。If the input data 1 is a synchronization signal, when the first 1 changes to 0, the DT flip-flop 17 of the 1-0 detection circuit 13
Set. This l-0 detection signal 18 is transmitted to the counting circuit 20.
, and the counting circuit 2o starts counting the clock pulses 19. The counting circuit 20 has a 1-bit output 0UTI and a synchronization signal detection specified value output 0UT2, and when outputting the detection specified value, outputs an allowable value output 25 by ANDing with the 1-bit width output.
同期信号のＯパターンが検出規定値以上継続しないで入
力データ１が１となることにより、１−０検出回路１３
の１−０検出信号１８をクリアすることにより、再び、
計数回路２０にリセットがかかる。この結果、検出規定
出力は出力されない。Since the input data 1 becomes 1 without the O pattern of the synchronization signal continuing for more than the detection specified value, the 1-0 detection circuit 13
By clearing the 1-0 detection signal 18 of
The counting circuit 20 is reset. As a result, the detection regulation output is not output.
同期（ｆｆ号のＯパターンが検出規定値以上継続すると
、計数回路２０は検出規定値出力を出力させ、１ビツト
巾の間、許容値出力２５を出方する。この間に、入力デ
ータ１が１となることにより０−１検出回路１５をセッ
トし、遅延回路２７によってセットされた出力が微分さ
れ同期検出信号１２を出力する。この同期検出信号１２
は、サンプリングパルスを発生させる計数回路２８をリ
セットすることにより、サンプリングパルス２２を同期
信号により同期化させる。Synchronization (When the O pattern of the ff number continues to exceed the detection specified value, the counting circuit 20 outputs the detection specified value output and outputs the allowable value output 25 for a period of 1 bit width. During this period, the input data 1 becomes 1. As a result, the 0-1 detection circuit 15 is set, and the output set by the delay circuit 27 is differentiated and outputs the synchronization detection signal 12.This synchronization detection signal 12
synchronizes the sampling pulse 22 with the synchronization signal by resetting the counting circuit 28 that generates the sampling pulse.
本実施例では、検出規定値を同期４８号の０パターンの
ビット数−１／２ビツトに設定し、サンプリングクロッ
ク周波数の時間差による蓄積に対する許容値を±１７２
ビットとしており、本許容値以下の場合にのみ同期検出
を行なうため、受信マージンを１ビツト５０％（理論値
）とすることができる。In this example, the detection standard value is set to the number of bits of the 0 pattern of synchronization number 48 - 1/2 bit, and the tolerance value for accumulation due to the time difference in the sampling clock frequency is set to ±172.
Since the synchronization is detected only when the value is below this allowable value, the reception margin can be set to 50% (theoretical value) per bit.
この検出規定値を更に０パターンのビット数に近づけ、
計数回路２Ｑの１ビツト巾出力を更に狭くすることによ
り、厳しい同期検出を可能とする。This detection standard value is brought closer to the number of bits of the 0 pattern,
By further narrowing the 1-bit width output of the counting circuit 2Q, strict synchronization detection becomes possible.
第２図は本発明による同期検出方式のタイムチャートで
ある。FIG. 2 is a time chart of the synchronization detection method according to the present invention.
第１図は本発明の同期検出回路植成図、第２図は本発明
による同期検出方式のタイムチャート、第３図は従来の
同期検出回路構成図である。
１３・・・１−０検出回路、１４，２０，２８・・・計
数回路、１５・・・○−１検出回路、１６．２１・・・
インバータ、１７．２６・・・ＤＴブリップフロップ、
２２．２３・・・アンドゲート、２４・・・オアゲート
。
２７・・・遅延回路。FIG. 1 is a configuration diagram of a synchronization detection circuit according to the present invention, FIG. 2 is a time chart of a synchronization detection method according to the present invention, and FIG. 3 is a configuration diagram of a conventional synchronization detection circuit. 13...1-0 detection circuit, 14,20,28...counting circuit, 15...○-1 detection circuit, 16.21...
Inverter, 17.26...DT flip-flop,
22.23...and gate, 24...or gate. 27...Delay circuit.
Claims (1)
ターンから成る同期信号を検出することにより、この同
期信号に続く情報信号を取込む情報検出装置において、 前記１または０から０または１の変化を検出する回路と
、前記同期信号０または１パターン計数時、規定ビット
巾出力を行なう計数回路と、この計数回路の出力中な０
または１から１または１の変化を検出する回路とを備え
、０または１パターンの所定数計数出力中にに０または
１から１または０の変化により同期信号を検出すること
を特徴とする同期信号検出方法。 ２、特許請求の範囲第１項において、 前記計数回路の計数値を任意に設定可能としたことを特
徴とする同期信号検出方法。[Claims] 1. An information detection device that detects a synchronization signal consisting of a pattern of a prior application and a pattern of 1 or 0 at the end and 0 or 1 in the middle, and captures an information signal following this synchronization signal, a circuit that detects a change from 1 or 0 to 0 or 1; a counting circuit that outputs a specified bit width when counting the synchronizing signal 0 or 1 pattern;
or a circuit for detecting a change from 1 to 1 or 1, and detects a synchronization signal by a change from 0 or 1 to 1 or 0 while outputting a predetermined number of counts of 0 or 1 pattern. Detection method. 2. The synchronizing signal detection method according to claim 1, characterized in that the count value of the counting circuit can be set arbitrarily.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182645A JPS6161538A (en) | 1984-09-03 | 1984-09-03 | Synchronizing signal detecting method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182645A JPS6161538A (en) | 1984-09-03 | 1984-09-03 | Synchronizing signal detecting method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6161538A true JPS6161538A (en) | 1986-03-29 |
Family
ID=16121923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59182645A Pending JPS6161538A (en) | 1984-09-03 | 1984-09-03 | Synchronizing signal detecting method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6161538A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0655850A2 (en) * | 1993-10-28 | 1995-05-31 | Koninklijke Philips Electronics N.V. | Transmission and reception of a digital information signal |
-
1984
- 1984-09-03 JP JP59182645A patent/JPS6161538A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0655850A2 (en) * | 1993-10-28 | 1995-05-31 | Koninklijke Philips Electronics N.V. | Transmission and reception of a digital information signal |
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