JPS6158317A - 内部バス回路 - Google Patents
内部バス回路Info
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- JPS6158317A JPS6158317A JP59180959A JP18095984A JPS6158317A JP S6158317 A JPS6158317 A JP S6158317A JP 59180959 A JP59180959 A JP 59180959A JP 18095984 A JP18095984 A JP 18095984A JP S6158317 A JPS6158317 A JP S6158317A
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- Japan
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Links
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
Landscapes
- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、集積化されたマイクロプロセッサとその周辺
ＩＣなどで使われている内部バス回路に関するものであ
る。
ＩＣなどで使われている内部バス回路に関するものであ
る。
（従来の技術）
最近のプロセス技術の発達に伴いＭＯＳマイクロプロセ
ッサ等も高速化高集積化がなされ、１５〜３０ＭＨｚの
高速で動作するものが開発されている。この様なＬＳＩ
で考慮されるべき問題の一つには％ＬＳＩ内部のデータ
転送がクロック周期７０ ｎｓ 以下になシ、負荷が最
も大きい内部バスをどの様な回路で構成するかというこ
とがある。
ッサ等も高速化高集積化がなされ、１５〜３０ＭＨｚの
高速で動作するものが開発されている。この様なＬＳＩ
で考慮されるべき問題の一つには％ＬＳＩ内部のデータ
転送がクロック周期７０ ｎｓ 以下になシ、負荷が最
も大きい内部バスをどの様な回路で構成するかというこ
とがある。
実際、内部バスをどう構成するかによりてレジスタ回路
まで影響を与え、さらにこれはチップブイズまでそして
そのＬＳＩ全体に影響が及ぶ。
まで影響を与え、さらにこれはチップブイズまでそして
そのＬＳＩ全体に影響が及ぶ。
従来のバス構成の一つに第３図［ａ）に示すスタテック
方式がある。この内部バス回路は、同図［ｂ）の動作タ
イミングチャートに示すように内部バス１を通じてデー
タ転送する期間トランスファゲート５．６がリード信号
几ＤＩ、ライト信号ＷｆＬｔにより４通し、レジスタ２
内のインバータ４が内部バス１ｔ−直接ドライブしレジ
スタ３に書き込むものである。この内部バス回路の長所
はデータ転送のタイミングをクロック周期の幅だけとれ
、バスを直接ドライブしているためレジスタ３に誤デー
タが書き込まれる様な誤動作が起らない。これに対して
短所はバスが高容量・高速動作になりた場合には、この
方式ではバスを直接ドライブするレジスタ２内のインバ
ータ４のディメンシコンを大きくシ、レジスタセルを大
きくすることになる。
方式がある。この内部バス回路は、同図［ｂ）の動作タ
イミングチャートに示すように内部バス１を通じてデー
タ転送する期間トランスファゲート５．６がリード信号
几ＤＩ、ライト信号ＷｆＬｔにより４通し、レジスタ２
内のインバータ４が内部バス１ｔ−直接ドライブしレジ
スタ３に書き込むものである。この内部バス回路の長所
はデータ転送のタイミングをクロック周期の幅だけとれ
、バスを直接ドライブしているためレジスタ３に誤デー
タが書き込まれる様な誤動作が起らない。これに対して
短所はバスが高容量・高速動作になりた場合には、この
方式ではバスを直接ドライブするレジスタ２内のインバ
ータ４のディメンシコンを大きくシ、レジスタセルを大
きくすることになる。
従って、レジスタを多くもつマイクロプロセッサ等では
チップサイズの増大を引き起す。
チップサイズの増大を引き起す。
この欠点に対処するために考えられたのが第４図［ａ）
に示すダイナミック方式である。この内部バス回路は同
図ｔｂｌの動作タイミングチャートに示す様に、バスの
プリチャージ期間をもち、この期間に内部バス１１は、
プリチャージ信号ＰＲ２によシブルアツブトランジスタ
１０全通してハイレベルまで引き上げられる。次のデー
タリードの期間にレジスタ７のデータがリード信号ＲＤ
２によりディスチャージ用トランジスタ８．９を通して
内部バス１１に伝達されライト信号ＷＲ２によりレジス
タ１２に書き込まれる。この方式の内部バス回路の長所
は高速化する場合はプリチャージ用トランジスタ１０の
タイミング！／を大きくすることだけでよく、レジスタ
７内のディスチャージ用トランジスタ８，９は０ＭＯ３
，ＮＭＯ８回路では通常Ｎチャンネルトランジスタでで
きており、胛は大きく高速化に対しても大きくする必要
はなく、また大きくしてもそれ程大きくならない。逆に
短所はバスがプリチャージ方式であるため、クロックの
重なシがあると２つ以上のレジスタが同時に選択される
期間があると、他のレジスタによってバスがディスチャ
ージされてしまい、誤データが書き込まれるということ
がある。また転送期間はプリチャージ期間が必要なため
クロック周期の半分になる。
に示すダイナミック方式である。この内部バス回路は同
図ｔｂｌの動作タイミングチャートに示す様に、バスの
プリチャージ期間をもち、この期間に内部バス１１は、
プリチャージ信号ＰＲ２によシブルアツブトランジスタ
１０全通してハイレベルまで引き上げられる。次のデー
タリードの期間にレジスタ７のデータがリード信号ＲＤ
２によりディスチャージ用トランジスタ８．９を通して
内部バス１１に伝達されライト信号ＷＲ２によりレジス
タ１２に書き込まれる。この方式の内部バス回路の長所
は高速化する場合はプリチャージ用トランジスタ１０の
タイミング！／を大きくすることだけでよく、レジスタ
７内のディスチャージ用トランジスタ８，９は０ＭＯ３
，ＮＭＯ８回路では通常Ｎチャンネルトランジスタでで
きており、胛は大きく高速化に対しても大きくする必要
はなく、また大きくしてもそれ程大きくならない。逆に
短所はバスがプリチャージ方式であるため、クロックの
重なシがあると２つ以上のレジスタが同時に選択される
期間があると、他のレジスタによってバスがディスチャ
ージされてしまい、誤データが書き込まれるということ
がある。また転送期間はプリチャージ期間が必要なため
クロック周期の半分になる。
これら上記の内部バス回路の欠点を除くため、ダイナミ
ック方式とスタテック方式を混合した第５図の様な回路
によるものも考案されている。これはダイナミック方式
のディスチャージ期間にはレジスタ内のインバータによ
シ直接ドライブし上述の欠点を解消している。しかしな
がらこの様な回路でもデータ転送を３５ｎｓ以下の高速
にするためには、先のレジスタ内インバータのディメン
ジョンを考慮する必要がある。
ック方式とスタテック方式を混合した第５図の様な回路
によるものも考案されている。これはダイナミック方式
のディスチャージ期間にはレジスタ内のインバータによ
シ直接ドライブし上述の欠点を解消している。しかしな
がらこの様な回路でもデータ転送を３５ｎｓ以下の高速
にするためには、先のレジスタ内インバータのディメン
ジョンを考慮する必要がある。
（発明の目的）
本発明の目的は、上記欠点を除去することによシ、高速
化に際してレジスタセルの様な他の回路まで影響を及ぼ
さない高速化・された内部バス回路を提供することＫあ
る。
化に際してレジスタセルの様な他の回路まで影響を及ぼ
さない高速化・された内部バス回路を提供することＫあ
る。
（発明の構成）
本発明の内部バス回路は、バス信号を受けてその変化を
検出増幅し内部バスに帰還する帰還手段を含むことから
構成される。
検出増幅し内部バスに帰還する帰還手段を含むことから
構成される。
（作用）
本発明の内部バス回路は、バス信号を前記帰還手段とし
ての特殊回路で受け、内部バスの変化をこの回路で検出
増幅することによって高速化された回路である。この様
な回路にすることによってレジスタセル内のトランジス
タのディメンジョンはバスを特殊回路のハイ−ロウ判定
レベルまで変化させるサイズだけあればよく小さく設計
できる。
ての特殊回路で受け、内部バスの変化をこの回路で検出
増幅することによって高速化された回路である。この様
な回路にすることによってレジスタセル内のトランジス
タのディメンジョンはバスを特殊回路のハイ−ロウ判定
レベルまで変化させるサイズだけあればよく小さく設計
できる。
また、さらに高速化する場合は特殊回路とその出力を受
けるゲートのディメンジョンのみを考慮すればよく容易
である。
けるゲートのディメンジョンのみを考慮すればよく容易
である。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、 （ｂ）及び（Ｃ１はそれぞれ本発明の
第１の実施例の回路図、その動作タイミングチャート及
び実施例に用いられるコンパレータの入出力特性図でち
る。
第１の実施例の回路図、その動作タイミングチャート及
び実施例に用いられるコンパレータの入出力特性図でち
る。
本実施例は、帰還手段が、ダイナミック方式の内部バス
回路において、プリチャージトランジスタ２７と、バス
信号を受けるコンパレータ２４と、このコンパレータ２
４の出力とプリチャージ信号Ｐ几１が入力された２人力
ＮＯＲゲート２５と、この２入力ＮＯＲゲート２５の出
力をゲート入力とし内部バス２１をプルダウンするプル
ダウントランジスタ２６とからなることで構成される。
回路において、プリチャージトランジスタ２７と、バス
信号を受けるコンパレータ２４と、このコンパレータ２
４の出力とプリチャージ信号Ｐ几１が入力された２人力
ＮＯＲゲート２５と、この２入力ＮＯＲゲート２５の出
力をゲート入力とし内部バス２１をプルダウンするプル
ダウントランジスタ２６とからなることで構成される。
ここで、２２及び２３はレジスタで、それぞれ第４図［
ａｌに示したレジスタ７及び１２と同回路でおる。
ａｌに示したレジスタ７及び１２と同回路でおる。
内部バス２１はプリチャージ用トランジスタ２７がプリ
チャージ信号Ｐ几りによシ導通することによってプリチ
ャージされる。次にデータの転送ティクルでロウレベル
が転送される場合、レジスタ２２内のディスチャージト
ランジスタ（第４図［ａ）の８．９）Ｋよってディスチ
ャージが始まプ、内部バス２１が第１図［Ｃ）に示すコ
ンパレータ２４ノローンベル判定ＶベルＶｔ、以下にな
ると、ＮＱ几ゲート２５を通してプルダウントランジス
タ２５が導通し、内部バス２１のディスチャージが速く
なる。なお１本実施例において、コンパレータ２４をセ
ンサアンプに代えても良い。
チャージ信号Ｐ几りによシ導通することによってプリチ
ャージされる。次にデータの転送ティクルでロウレベル
が転送される場合、レジスタ２２内のディスチャージト
ランジスタ（第４図［ａ）の８．９）Ｋよってディスチ
ャージが始まプ、内部バス２１が第１図［Ｃ）に示すコ
ンパレータ２４ノローンベル判定ＶベルＶｔ、以下にな
ると、ＮＱ几ゲート２５を通してプルダウントランジス
タ２５が導通し、内部バス２１のディスチャージが速く
なる。なお１本実施例において、コンパレータ２４をセ
ンサアンプに代えても良い。
すなわち、本実施例によると、第４図（ａ）に示す従来
の内部バス回路よシも高速なダイナミック方式の内部バ
ス回路が得られる。しかも高速化に際してレジスタセル
の様な他の回路には何等影響を及ぼすことはない。
の内部バス回路よシも高速なダイナミック方式の内部バ
ス回路が得られる。しかも高速化に際してレジスタセル
の様な他の回路には何等影響を及ぼすことはない。
第２図１８）、 ｌｂ）及びｆｃ）はそれぞれ本発明の
第２の実施例の回路図、その動作タイミングチャート及
び実施例に用いられるヒステリシス回路の入出力特性図
である。
第２の実施例の回路図、その動作タイミングチャート及
び実施例に用いられるヒステリシス回路の入出力特性図
である。
本実施例は、帰還手段が、スタティック方式の内部バス
回路において、バス信号を受けるヒステリシス回路３５
と、このヒステリシス回路３５の出力を受けるバッファ
３６と、このバッファ３６の出力を受けデータ転送期間
の前半の半サイクルは非導通で後半の半サイクルは導通
しこのバッファ３６の出力を内部バス３ＬＩＣ云えるト
ランス７アゲートトランジスタ３４とからなることで構
成される。ここで、３２及び３３はレジスタで、それぞ
れ第３図（ａ）に示したレジスタ２及び３と同回路であ
る。
回路において、バス信号を受けるヒステリシス回路３５
と、このヒステリシス回路３５の出力を受けるバッファ
３６と、このバッファ３６の出力を受けデータ転送期間
の前半の半サイクルは非導通で後半の半サイクルは導通
しこのバッファ３６の出力を内部バス３ＬＩＣ云えるト
ランス７アゲートトランジスタ３４とからなることで構
成される。ここで、３２及び３３はレジスタで、それぞ
れ第３図（ａ）に示したレジスタ２及び３と同回路であ
る。
データ転送サイクルの前半のサイクルで、転送データが
ローレベルの場合、内部バス３１はレジスタ３２内のイ
ンバータ（第３図（ａ）のインバータ４）によ、９Ｖ１
まで下夛、その次の半サイクルでトランスファゲートト
ランジスタ３４は信号Ａによシ導通する。ｖｌがヒステ
リシス回路３５のロウレベル判定レベルＶｒ、よシ低く
なるように設計すると、ヒステリシス回路３５とバッフ
ァ３６を通して得られた信号は内部バス３１のディスチ
ャージを速める。転送データがハイレベルの場合、内部
バス３１のデータ転送サイクルの前半のサイクルでの立
上）電圧ｖ２をヒステリシス回路３５のハイレベル判定
レベルＭｕよ）高くなるように設計することにより、同
様に高速化できる。
ローレベルの場合、内部バス３１はレジスタ３２内のイ
ンバータ（第３図（ａ）のインバータ４）によ、９Ｖ１
まで下夛、その次の半サイクルでトランスファゲートト
ランジスタ３４は信号Ａによシ導通する。ｖｌがヒステ
リシス回路３５のロウレベル判定レベルＶｒ、よシ低く
なるように設計すると、ヒステリシス回路３５とバッフ
ァ３６を通して得られた信号は内部バス３１のディスチ
ャージを速める。転送データがハイレベルの場合、内部
バス３１のデータ転送サイクルの前半のサイクルでの立
上）電圧ｖ２をヒステリシス回路３５のハイレベル判定
レベルＭｕよ）高くなるように設計することにより、同
様に高速化できる。
すなわち、本実施例によると、第１の実施例と同様な効
果を有するスタティック方式の内部バス回路が得られる
。
果を有するスタティック方式の内部バス回路が得られる
。
（発明の効果）
以上、詳細説明したとおシ、本発明の内部バス回路は、
バス信号を受けてその変化を検出増幅し内部バスに帰還
する帰還手段を備えているので、例えばレジスタセルを
大きくする等の他の回路まで影ｆ＃ヲ及ぼさないで高速
化が図れるという効果を有する。
バス信号を受けてその変化を検出増幅し内部バスに帰還
する帰還手段を備えているので、例えばレジスタセルを
大きくする等の他の回路まで影ｆ＃ヲ及ぼさないで高速
化が図れるという効果を有する。
第１゜図１ａｄ、 （ｂｌ及び（Ｃ）はそれぞれ本発明
の第１の実施例の回路図、動作タイミングチャート及び
実施例に用いられるコンパレータの入出力特性図、第２
図（ａ）、 （ｂ）及びｔｃ）はそれぞれ本発明の第２
の実施例の回路図、動作タイミングチャート及び実施例
に用いられるヒステリシス回路の入出力特性図、第３図
ｔａｌ及びｔｂｌはそれぞれ従来のスタティック方式の
内部バス回路の一例の回路図及び動作タイミングチャー
ト、第４図ｔａ）及びｔｂ）はそれぞれ従来のダイナミ
ック方式の内部バス回路の一例の回路図及び動作タイミ
ングチャート、第５図は従来の混合方式の内部バス回路
の一例の回路図である。 ２１・・・・・・内部ハス、２２．２３・・・・・・レ
ジスタ、２４・・・・・・コンパレータ、２５・・・・
・・ＮＯＲゲート、２６・・・・・・プルダウントラン
ジスタ、２７・・・・・・プリチャージトランジスタ、
３１・−・・・・内部バス、３２゜３３・・・・・・レ
ジスタ、３４・・・・・トランスファゲートトランジス
タ、３５・・・・・・ヒステリシス回路、３６・・・・
・・バッファ、Ａ・・・・・・信号、Ｐ几１・・・・・
・プリチャージ信号。 （ｂ） １１１力 ￥−１回 Ｃλノ イさシモ１Ａ （ｂ） ぷカ （Ｃ） 猫２図 ″′＼
の第１の実施例の回路図、動作タイミングチャート及び
実施例に用いられるコンパレータの入出力特性図、第２
図（ａ）、 （ｂ）及びｔｃ）はそれぞれ本発明の第２
の実施例の回路図、動作タイミングチャート及び実施例
に用いられるヒステリシス回路の入出力特性図、第３図
ｔａｌ及びｔｂｌはそれぞれ従来のスタティック方式の
内部バス回路の一例の回路図及び動作タイミングチャー
ト、第４図ｔａ）及びｔｂ）はそれぞれ従来のダイナミ
ック方式の内部バス回路の一例の回路図及び動作タイミ
ングチャート、第５図は従来の混合方式の内部バス回路
の一例の回路図である。 ２１・・・・・・内部ハス、２２．２３・・・・・・レ
ジスタ、２４・・・・・・コンパレータ、２５・・・・
・・ＮＯＲゲート、２６・・・・・・プルダウントラン
ジスタ、２７・・・・・・プリチャージトランジスタ、
３１・−・・・・内部バス、３２゜３３・・・・・・レ
ジスタ、３４・・・・・トランスファゲートトランジス
タ、３５・・・・・・ヒステリシス回路、３６・・・・
・・バッファ、Ａ・・・・・・信号、Ｐ几１・・・・・
・プリチャージ信号。 （ｂ） １１１力 ￥−１回 Ｃλノ イさシモ１Ａ （ｂ） ぷカ （Ｃ） 猫２図 ″′＼
Claims (3)
- （１）バス信号を受けてその変化を検出増幅し内部バス
に帰還する帰還手段を含むことを特徴とする内部バス回
路。 - （２）帰還手段が、ダイナミック方式の内部バス回路に
おいて、プリチャージトランジスタと、バス信号を受け
るコンパレータ又はセンサアンプと、該コンパレータ又
はセンサアンプの出力とプリチャージ信号が入力された
２入力ＮＯＲゲートと、該２入力ＮＯＲゲートの出力を
ゲート入力とし内部バスをプルダウンするプルダウント
ランジスタとからなる特許請求の範囲第（１）項記載の
内部バス回路。 - （３）帰還手段が、スタティック方式の内部バス回路に
おいて、バス信号を受けるヒステリシス回路と、該ヒス
テリシス回路の出力を受けるバッファと、該バッファの
出力を受けデータ転送期間の前半の半サイクルは非導通
で後半の半サイクルは導通し該バッファの出力を内部バ
スに伝えるトランスファゲートとからなる特許請求の範
囲第（１）項記載の内部バス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59180959A JPS6158317A (ja) | 1984-08-30 | 1984-08-30 | 内部バス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59180959A JPS6158317A (ja) | 1984-08-30 | 1984-08-30 | 内部バス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6158317A true JPS6158317A (ja) | 1986-03-25 |
Family
ID=16092267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59180959A Pending JPS6158317A (ja) | 1984-08-30 | 1984-08-30 | 内部バス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6158317A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473264A (en) * | 1992-11-13 | 1995-12-05 | Apple Computer, Inc. | Methods and apparatus for electrically terminating a high speed communications pathway |
| US6150846A (en) * | 1997-11-05 | 2000-11-21 | Nec Corporation | Bus circuit |
-
1984
- 1984-08-30 JP JP59180959A patent/JPS6158317A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473264A (en) * | 1992-11-13 | 1995-12-05 | Apple Computer, Inc. | Methods and apparatus for electrically terminating a high speed communications pathway |
| US6150846A (en) * | 1997-11-05 | 2000-11-21 | Nec Corporation | Bus circuit |
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