JPS6153746A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6153746A JPS6153746A JP17495984A JP17495984A JPS6153746A JP S6153746 A JPS6153746 A JP S6153746A JP 17495984 A JP17495984 A JP 17495984A JP 17495984 A JP17495984 A JP 17495984A JP S6153746 A JPS6153746 A JP S6153746A
- Authority
- JP
- Japan
- Prior art keywords
- package
- bottom plate
- ceramic
- frame
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
- H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置、特にセラミックを用いた高出力用
小形パッケージング技術に関する。
小形パッケージング技術に関する。
近年、ＩＣチップの集債度とリード数が増加するに従い
多リード化およびパッケージの小型化がすすんでいる。
多リード化およびパッケージの小型化がすすんでいる。
最近のＩＣパッケージの技術動向については５ＯＬＩＤ
５ＴＡＴＥ ＴＥＣＨＮＯＬＯＧＹ／日本版／ Ｓ
ｅｐｔｅｍｂｅｒ 、 １９８２．６９項から７７項に
記載されている。とくにハーメチックセラミックパッケ
ージにおいては、従来の大型のパッケージ側面方向に多
数のリードが導出されるＤＩＬ（Ｄｕａｌ ｉｎ １ｉ
ｎｅ ）型に代って、側面に縦の溝をあけて外端子とす
ることにより平面積を縮ｌ」＼したＬＣＣ（Ｌｅａｄｌ
ｅｓｓ Ｃｈｉｐ Ｃａｒｒｉｅｒ ）型のパッケージ
が提案されている。
５ＴＡＴＥ ＴＥＣＨＮＯＬＯＧＹ／日本版／ Ｓ
ｅｐｔｅｍｂｅｒ 、 １９８２．６９項から７７項に
記載されている。とくにハーメチックセラミックパッケ
ージにおいては、従来の大型のパッケージ側面方向に多
数のリードが導出されるＤＩＬ（Ｄｕａｌ ｉｎ １ｉ
ｎｅ ）型に代って、側面に縦の溝をあけて外端子とす
ることにより平面積を縮ｌ」＼したＬＣＣ（Ｌｅａｄｌ
ｅｓｓ Ｃｈｉｐ Ｃａｒｒｉｅｒ ）型のパッケージ
が提案されている。
しかし、一方、パッケージの中に取付けられる半導体素
子においては、例えばバイポーラ高速ロジックのように
比較的冒出力（３〜５Ｗ）が必要となっており、小型化
したセラミックパッケージでは熱放散の問題が生じるこ
とか本発明者の検討により明らかとなった。すなわち、
Ａ−６，０３を主成分とするセラミックはプラスチック
に比較すれば熱伝導性は良いが、金属とくらべると一桁
以上わるく、大型パッケージの場合にはそれなり忙対応
ができたが、小型化するとセラミックのみでは熱を吸収
しきれず十分な対応ができないことがわかった。
子においては、例えばバイポーラ高速ロジックのように
比較的冒出力（３〜５Ｗ）が必要となっており、小型化
したセラミックパッケージでは熱放散の問題が生じるこ
とか本発明者の検討により明らかとなった。すなわち、
Ａ−６，０３を主成分とするセラミックはプラスチック
に比較すれば熱伝導性は良いが、金属とくらべると一桁
以上わるく、大型パッケージの場合にはそれなり忙対応
ができたが、小型化するとセラミックのみでは熱を吸収
しきれず十分な対応ができないことがわかった。
本発明は上記の問題を解決したものであり、その目的と
するところは、高出力素子を収納できる低熱抵抗のリー
ドレス・セラミックパッケージを提供することにある。
するところは、高出力素子を収納できる低熱抵抗のリー
ドレス・セラミックパッケージを提供することにある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、枠状本体側面にｔ１ｍ状の端子を有するセラ
ミックパッケージであって、パッケージ底面にはセラミ
ックと熱整合性のよく、かつ熱伝導度の高い金属底板が
露出するように形成され、この金属底板上面に半導体素
子を取付けて蓋板で封止するようにしたもので、パッケ
ージ底面に露出する金属底板によって高出力の素子の放
熱を良くし発明の目的を達成できろ。
ミックパッケージであって、パッケージ底面にはセラミ
ックと熱整合性のよく、かつ熱伝導度の高い金属底板が
露出するように形成され、この金属底板上面に半導体素
子を取付けて蓋板で封止するようにしたもので、パッケ
ージ底面に露出する金属底板によって高出力の素子の放
熱を良くし発明の目的を達成できろ。
第１図は本発明の一実施例を示すＬＣＣ・セラミックパ
ッケージ半導体装置の縦断面図、第２図は同底面方向よ
り視た斜面図である。
ッケージ半導体装置の縦断面図、第２図は同底面方向よ
り視た斜面図である。
１はセラミック枠体、２は配線、３は縦溝状端子で表面
にメタライズ膜が施しである。４は枠体とは別に形成し
た底板、５は底板面に半田等で取り付けられた半導体チ
ップ、６は素子と配線の間を接続するワイヤ、７は金属
等からなる蓋板（キャップ）で枠体１上面にガラス等で
接合し、枠体内の半導体チップを封止する。
にメタライズ膜が施しである。４は枠体とは別に形成し
た底板、５は底板面に半田等で取り付けられた半導体チ
ップ、６は素子と配線の間を接続するワイヤ、７は金属
等からなる蓋板（キャップ）で枠体１上面にガラス等で
接合し、枠体内の半導体チップを封止する。
上記底板４はセラミックとの熱膨張率の差が少なく、か
つ熱伝導度の高い材料、例えば金属であればタングステ
ン（Ｗ）、モリブデン（ＭＯ）、又は銅（Ｃｕ）−イン
バー（Ｆｅ／Ｎｉ ３６％）ｓｓ銅Ｃｕクラッド板、あ
るいはべりリア（Ｂｅａｔ ）のごとき酸化物やシリコ
ンカーバイド（５ｉＣ）が使用される。
つ熱伝導度の高い材料、例えば金属であればタングステ
ン（Ｗ）、モリブデン（ＭＯ）、又は銅（Ｃｕ）−イン
バー（Ｆｅ／Ｎｉ ３６％）ｓｓ銅Ｃｕクラッド板、あ
るいはべりリア（Ｂｅａｔ ）のごとき酸化物やシリコ
ンカーバイド（５ｉＣ）が使用される。
第３図ないし第６図は本発明によるパッケージ形成工程
すなわち、グリーンシートからセラミックパッケージに
組立てる際の形態を工程順に示すものである。
すなわち、グリーンシートからセラミックパッケージに
組立てる際の形態を工程順に示すものである。
グリーンシートは酸化アルミニウム（ＡＡ２０３）を主
成分とする粉末な練り固めてシート状としたもので、一
部にパッケージの内部空間用の窓穴８ａ。
成分とする粉末な練り固めてシート状としたもので、一
部にパッケージの内部空間用の窓穴８ａ。
８ ｂ ＋ ８ ｃをあけて枠状としたものを、複数種
（ｌａ、１ｂ、１ｃ）つくり、第３図（平面図）、第４
図（Ｋ面図）のように上板１ａ、中板１ｂ、下板１ｃを
重ねて分離しない程度に仮り焼きする。
（ｌａ、１ｂ、１ｃ）つくり、第３図（平面図）、第４
図（Ｋ面図）のように上板１ａ、中板１ｂ、下板１ｃを
重ねて分離しない程度に仮り焼きする。
このうち上板１ａは縦溝３の形成される部分に、中板１
ｂには配線となる部分にＭｏ ＋Ｗ等のペースト膜９を
印刷しておく。
ｂには配線となる部分にＭｏ ＋Ｗ等のペースト膜９を
印刷しておく。
この後、第５図に示すように３枚のシートを通して縦溝
となる部分に丸孔１０をあけ、次いで丸孔１０の中心に
そってスクライビングによる切り目（鎖線）１１を入れ
る。なお、丸孔の内面にはＭＯ等のペーストを塗布する
。
となる部分に丸孔１０をあけ、次いで丸孔１０の中心に
そってスクライビングによる切り目（鎖線）１１を入れ
る。なお、丸孔の内面にはＭＯ等のペーストを塗布する
。
この後、１４００〜１６００℃で焼成し、続結されたセ
ラミック板を前記切り目にそって割り（クラック）第６
図に示すようなセラミックパッケージを得る。このとき
のセラミック焼成の際にＭ ｏ ＋Ｗ等がメタライズさ
れる。
ラミック板を前記切り目にそって割り（クラック）第６
図に示すようなセラミックパッケージを得る。このとき
のセラミック焼成の際にＭ ｏ ＋Ｗ等がメタライズさ
れる。
つづいて露出するメタライズ膜面にＮｉメッキし底板４
を下板の窓穴８ｃに挿入しＡｇロウ付け（７８０°Ｃ）
Ｌ、その後Ａｕメッキを施すことによりパッケージが完
成する。（第２図参照）この後、半導体素子の形成され
たシリコンパレット（チップ）５をパッケージ内部に露
出する底板４表面にペレットボンディングし、次いで素
子の電極と中板表面のＡｕメッキされた配線２との間の
ワイヤボンディング（６）を行つ。
を下板の窓穴８ｃに挿入しＡｇロウ付け（７８０°Ｃ）
Ｌ、その後Ａｕメッキを施すことによりパッケージが完
成する。（第２図参照）この後、半導体素子の形成され
たシリコンパレット（チップ）５をパッケージ内部に露
出する底板４表面にペレットボンディングし、次いで素
子の電極と中板表面のＡｕメッキされた配線２との間の
ワイヤボンディング（６）を行つ。
さいごに蓋板７をパッケージ上部に位置決めし蓋板裏面
に施しであるガラスを融かしてガラス封止を行い、パッ
ケージングが完了する。（第１図参照） 〔発明の効果〕 以上実施例で述べた本発明によればセラミックパッケー
ジにおけろ底板にＷ、Ｍｏ等の金屈板を用い、これに直
接に半導体ペレットを取付けたものであり、これにより
下記の効果がもたらされる。
に施しであるガラスを融かしてガラス封止を行い、パッ
ケージングが完了する。（第１図参照） 〔発明の効果〕 以上実施例で述べた本発明によればセラミックパッケー
ジにおけろ底板にＷ、Ｍｏ等の金屈板を用い、これに直
接に半導体ペレットを取付けたものであり、これにより
下記の効果がもたらされる。
ＷやＭｏ熱膨張係数は、たとえばＷは４５Ｘ１０−７で
あり、セラミックのそれが７０ Ｘ １０−’であるこ
とから熱的整合性が良い。
あり、セラミックのそれが７０ Ｘ １０−’であるこ
とから熱的整合性が良い。
一方、これらは金属であって熱伝導度がセラミックに比
してはるかに大きい。ベリリアの場合もこれに近い値を
とる。
してはるかに大きい。ベリリアの場合もこれに近い値を
とる。
セラミ、クパッケージは通常セラミック基板（配線基板
）上に直接、面取り付けされるが、上記のように、熱整
合性の問題はなく、パッケージ底板の熱伝導性が良いこ
とから高出力の半導体素子の動作時の熱抵抗を大幅に低
減することができる。したがって本発明によれば高出力
の半導体装置を高密度実装できるＬＣＣパッケージへの
組込みが可能となった。
）上に直接、面取り付けされるが、上記のように、熱整
合性の問題はなく、パッケージ底板の熱伝導性が良いこ
とから高出力の半導体素子の動作時の熱抵抗を大幅に低
減することができる。したがって本発明によれば高出力
の半導体装置を高密度実装できるＬＣＣパッケージへの
組込みが可能となった。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で踵々変更可
能である。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で踵々変更可
能である。
たとえばセラミック枠体は櫃層タイプ以外に一体形成タ
イブのものを使用してもよい。
イブのものを使用してもよい。
本発明は高出力用の小形多ピンパツケージに全て適用で
きる。
きる。
特にバイポーラ・ロジック・メモリ・ＭＯＳメモリ・ゲ
ートアレイ等の多ピン高出力の半導体装置に応用して有
効である。
ートアレイ等の多ピン高出力の半導体装置に応用して有
効である。
第１図は本発明の原理的構成を示すセラミックパッケー
ジ半導体装置の縦断面図である。 第２図は本発明の一実施例を示すものであって、セラミ
ックパッケージの底面方向より視た斜面図である。 第３図乃至第６図は本発明によるセラミックパッケージ
の製作プロセスを示す工程図である。 このうち、第３図はグリーンシートを重ねた状態の平面
図、
□“第４図は第３図のＡ−Ａ視断面図、 第５図は丸孔を加工する状態を示す平面図である。 第６図はセラミック焼成後のパッケージを示す斜面図で
ある。 １・・セラミック枠体、２・・・配線、３・・・縦溝（
端子）、４・・・底板、５・・・半導体チップ、６・・
・ワイヤ、７・・・蓋板。 第 １ 図 第 ２ 図
ジ半導体装置の縦断面図である。 第２図は本発明の一実施例を示すものであって、セラミ
ックパッケージの底面方向より視た斜面図である。 第３図乃至第６図は本発明によるセラミックパッケージ
の製作プロセスを示す工程図である。 このうち、第３図はグリーンシートを重ねた状態の平面
図、
□“第４図は第３図のＡ−Ａ視断面図、 第５図は丸孔を加工する状態を示す平面図である。 第６図はセラミック焼成後のパッケージを示す斜面図で
ある。 １・・セラミック枠体、２・・・配線、３・・・縦溝（
端子）、４・・・底板、５・・・半導体チップ、６・・
・ワイヤ、７・・・蓋板。 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、パッケージ本体となるセラミック枠体と、パッケー
ジ下面より露出し、セラミックと熱整合性を有しかつ熱
伝導度の高い材質からなる底板と、枠体内で底板面に取
り付けられる半導体素子と、半導体素子の電極から配線
手段を介して接続された枠体側面に設けられた縦溝状の
端子及び、上記半導体素子を封止するため枠体上面に取
り付けられる蓋板とからなることを特徴とする半導体装
置。 ２、上記底板は金属である特許請求の範囲第１項に記載
の半導体装置。 ３、上記底板は酸化ベリリウムである特許請求の範囲第
１項に記載の半導体装置。 ４、上記底板はシリコンカーバイドである特許請求の範
囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17495984A JPS6153746A (ja) | 1984-08-24 | 1984-08-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17495984A JPS6153746A (ja) | 1984-08-24 | 1984-08-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6153746A true JPS6153746A (ja) | 1986-03-17 |
Family
ID=15987726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17495984A Pending JPS6153746A (ja) | 1984-08-24 | 1984-08-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6153746A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5907185A (en) * | 1996-09-24 | 1999-05-25 | Sumitomo Electric Industries, Ltd. | Ceramic terminal block, hermetic sealed package, and complex semiconductor device |
| US5962917A (en) * | 1997-03-31 | 1999-10-05 | Nec Corporation | Semiconductor device package having end-face halved through-holes and inside-area through-holes |
| US6163076A (en) * | 1999-06-04 | 2000-12-19 | Advanced Semiconductor Engineering, Inc. | Stacked structure of semiconductor package |
| JP2019160824A (ja) * | 2018-03-07 | 2019-09-19 | 新光電気工業株式会社 | 電子部品用パッケージとその製造方法 |
-
1984
- 1984-08-24 JP JP17495984A patent/JPS6153746A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5907185A (en) * | 1996-09-24 | 1999-05-25 | Sumitomo Electric Industries, Ltd. | Ceramic terminal block, hermetic sealed package, and complex semiconductor device |
| US5962917A (en) * | 1997-03-31 | 1999-10-05 | Nec Corporation | Semiconductor device package having end-face halved through-holes and inside-area through-holes |
| US6163076A (en) * | 1999-06-04 | 2000-12-19 | Advanced Semiconductor Engineering, Inc. | Stacked structure of semiconductor package |
| JP2019160824A (ja) * | 2018-03-07 | 2019-09-19 | 新光電気工業株式会社 | 電子部品用パッケージとその製造方法 |
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