JPS6150389B2 - - Google Patents

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JPS6150389B2
JPS6150389B2 JP54028558A JP2855879A JPS6150389B2 JP S6150389 B2 JPS6150389 B2 JP S6150389B2 JP 54028558 A JP54028558 A JP 54028558A JP 2855879 A JP2855879 A JP 2855879A JP S6150389 B2 JPS6150389 B2 JP S6150389B2
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JP
Japan
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conductivity type
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JP54028558A
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English (en)
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JPS55120164A (en
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Kyoto Watari
Takeshi Fukuda
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Priority to DE8080300727T priority patent/DE3068647D1/de
Priority to EP80300727A priority patent/EP0016596B1/en
Priority to US06/128,881 priority patent/US4364010A/en
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G01R31/2608—Circuits therefor for testing bipolar transistors
    • G01R31/2614—Circuits therefor for testing bipolar transistors for measuring gain factor thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Description

【発明の詳細な説明】
本発明は半導体装置特に半導体ウエーハを拡散
工程中にサンプリングして検査するプロービング
テスト方法に関する。 半導体ウエーハに多数の集積回路素子を形成す
る場合に、個々の集積回路素子の一隅にモニタ・
パターンを形成し、該モニタ・パターンによつて
トランジスタ素子特性などを検査して不純物拡散
層の深さや濃度を工程途中で制御する方法が用い
られる。 該検査方法はコレクタ領域、ベース領域、エミ
ツタ領域などに深針を接触させて測定するプロー
ビングテストと呼ばれるが、一枚のウエーハに形
成される素子数が多く、またウエーハ内の位置に
よる特性のバラツキをも把握するために、手動に
よるサンプリングが通常行われ、微細な調整が必
要なために工数を要する工程である。 第１図は個々の集積回路素子に形成された従来
のモニタ・パターンの１パターンの例を示したも
ので、同図ａは平面図で同図ｂは同図ａのAA′断
面図である。 図において１はＰ型基板、２はｎ型エピタキシ
ヤル層、３はn+型埋込領域、４はＰ型素子分離
領域、５はn+コレクタ・コンタクト領域、６は
Ｐ型ベース領域、７はｎ型エミツタ領域、８は
P+型ベース・コンタクト領域を示し、該モニ
タ・パターンの大きさは素子分離領域４が約150
μｍ×120μｍで、エミツタ領域７が10μｍ×８
μｍ程度である。そしてコレクタ・コンタクト領
域５、エミツタ領域７、ベース・コンタクト領域
８のそれぞれの中央位置にプローバーの探針を合
計で３本接触せしめ、トランジスタ素子の電流増
幅率などの特性を検知しているが探針を微細に調
整しなければならないために多くの作業工数を必
要とする。 又、探針は互に接触しない様に細い線径とする
ため軟弱で、強い接触圧力を加えることが難し
く、接点に微妙なトランジスタの表面状態が影響
し、測定値にその影響が現われる不都合がある。
例えば最も重要なトランジスタ特性である電流増
巾率ｈFEは実際値より低い値に測定されることが
知られている。 本発明はこの様なプロービング・テストの問題
点である工数を出来るだけ減少せしめ、しかも実
際値に近いｈFE測定値を得ることを目的として、
素子分離領域に一部重ね合せて接続されるベース
領域と該ベース領域内の周辺部にリング形状のエ
ミツタ領域とからなるモニタパターンが設けら
れ、該ベース領域中央部に１個のプローブを接触
させて、上記ベース領域中央部と半導体基板との
間に介在するピンチ抵抗Rpを測定し、該ピンチ
抵抗より電流増幅率ｈFEがえられるようにしたこ
とを特徴とする半導体装置のプローブテスト方法
を提供するものである。 以下、本発明を一実施例によつて詳細に説明す
る。 第２図はウエーハ内の個々の集積回路素子に形
された本発明のモニタ・パターンの１パターンの
一実施例で、同図ａは平面図で同図ｂは同図ａの
BB′断面図である。 図においてＰ型基板１１にn+型埋込領域１３
を拡散形成した後、該基板上にｎ型エピタキシヤ
ル層１２を成長し、次いでＰ型素子分離領域１４
を形成し、次いでＰ型ベース領域１６を一部、素
子分離領域１４と重複して形成する。そしてｎ型
エミツタ領域１７はベース領域１６内の周辺部に
図示のようなリング状に形成する。これらはすべ
て公知のフオトリングラフイ技術と拡散技術とを
用いて集積回路素子と同時に形成される。 この様にベース領域１６内にリング状にエミツ
タ領域１７を形成せしめ、ベース領域１６内の中
央部１６と基板１１との間に数Ｖの電圧を印加し
て電流を流すとエミツタ領域１７の下部のベース
領域の厚み１８に逆比例した抵抗があらわれる。 この様なペース・エミツタ間の直流抵抗を一般
にピンチ抵抗と称しているが、該ピンチ抵抗は通
常数ＫΩから数十ＫΩで、これはトランジスタの
特性の中で最も重要な電流増巾率ｈFEに比例し、
高抵抗にあらわれると高いhfeのトランジスタが
形成されていることになる。即ち、エミツタ直下
のベース抵抗であるピンチ抵抗Rpは電流増幅率
ｈFEに対して次式に示す関係にある。 １／ｈＦＥ∫ＮＢｄｘ・ＤＥ／ＤＢ・ＮＥ・Ｗ……
(1) １／Ｒｐｑ・μ・∫ＮBdx ……(2) 式中∫ＮBdxはガンメルナンバー、ＤEはエミ
ツタ中のホール（又は電子）の拡散係数、ＤBは
ベース中の電子（又はホール）の拡散係数、ＮE
はエミツタ中の不純物濃度、Ｗはエミツタ深さ、
ｑは電子（又はホール）の電荷、μはベース中の
ホール（又は電子）移動度を示す。したがつて、
上記(1)，(2)式より RpＤＥ／ＤＢ・ＮＥ・Ｗ・１／ｑ・μ・ｈFE……(3
) なる関係式がえられる。この(3)式より計算したｈ
FEとRpとの代表的な数値関係を表記すれば次の
通りである。
【表】 従つてこのようなピンチ抵抗を測定して、ｈFE
を知り拡散の制御を行なう。 かような形状のモニタ・パターンはベース領域
１６の中央部分１６′を広い面積に形成できるの
で、タングステン線のような強い太い探針を用い
て強く接触せしめることができ、トランジスタの
表面状態の影響を極めて少なくすることができ、
完成された集積回路の実際値によく一致したｈFE
を知ることができる。従つて工程途中の拡散制御
が正確となり、集積回路の歩留や信頼性の向上に
役立つ。 そしてプローバの探針は上記の１本のみ接触加
圧すればよいので、測定が容易で工数の減少にな
り、又プローバー・テストの作業の自動化をも可
能にせしめる。 手動式プロービングテスト装置の一例を第３図
に示しており、２０は半導体ウエーハ、２１は探
針、２２は倍率400倍の顕微鏡である。 尚、本発明ではベース領域を素子分離領域と重
複して形成せしめているために素子分離領域が不
充分に形成されていると測定値に異常が現われて
チエツクされることにもなる。 この様に本発明はプロービング・テストの大巾
な工数の減少に効果があると共に精度の高い電流
増巾率ｈFEを把握できる極めて有用なものであ
る。 又、上記説明はnpn構造のバイポーラ半導体で
説明したが、pnp構造にも適用できることは勿論
である。
【図面の簡単な説明】
第１図ａ及びｂは従来のモニタ・パターン、第
２図ａ及びｂは本発明のモニタ・パターンのそれ
ぞれ平面図及び断面図を示し、第３図はプロービ
ング・テスト装置の一例を示す図である。 １４は素子分離領域、１６はベース領域、１７
はエミツタ領域を示している。

Claims (1)

  1. 【特許請求の範囲】 １ 一導電型半導体基板上に積層した反対導電型
    半導体層に一導電型素子分離領域が形成され、上
    記反対導電型半導体層に上記素子分離領域と一部
    重ね合つて接続されたベース領域と該ベース領域
    内の周辺部にリング形状のエミツタ領域を有する
    モニタ・パターンの該ベース領域中央部に１個の
    プローブを接触させて、上記ベース領域と半導体
    基板との間に介在するピンチ抵抗Rpを測定し、 RpＤＥ／ＤＢ・ＮＥ・Ｗ・１／ｑ・μ・ｈFE ＤEはエミツタ中のホール（又は電子）の拡散係
    数、ＤBはベース中の電子（又はホール）の拡散
    係数、ＮEはエミツタ中の不純物濃度、Ｗはエミ
    ツタ深さ、ｑは電子（又はホール）の電荷、μは
    ベース中のホール（又は電子）移動度の関係式か
    ら電流増幅率ｈFEを求めるようにしたことを特徴
    とする半導体装置のプロービングテスト方法。
JP2855879A 1979-03-12 1979-03-12 Semiconductor device Granted JPS55120164A (en)

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JP2855879A JPS55120164A (en) 1979-03-12 1979-03-12 Semiconductor device
DE8080300727T DE3068647D1 (en) 1979-03-12 1980-03-10 Semiconductor device having a monitor pattern and method of monitoring the same
EP80300727A EP0016596B1 (en) 1979-03-12 1980-03-10 Semiconductor device having a monitor pattern and method of monitoring the same
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Publication number Publication date
US4364010A (en) 1982-12-14
JPS55120164A (en) 1980-09-16
EP0016596B1 (en) 1984-07-25
DE3068647D1 (en) 1984-08-30
EP0016596A1 (en) 1980-10-01

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