JPS6148936A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6148936A JPS6148936A JP17069584A JP17069584A JPS6148936A JP S6148936 A JPS6148936 A JP S6148936A JP 17069584 A JP17069584 A JP 17069584A JP 17069584 A JP17069584 A JP 17069584A JP S6148936 A JPS6148936 A JP S6148936A
- Authority
- JP
- Japan
- Prior art keywords
- silicon nitride
- nitride film
- semiconductor substrate
- groove
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
- H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法詳しくは、ＭＯＳ型また
はバイポーラ型半導体集積回路装置の素子間分離技術に
関するものである。
はバイポーラ型半導体集積回路装置の素子間分離技術に
関するものである。
従来例の構成とその問題点
近年、半導体技術の進歩はめざましく、中でも、半導体
集積回路においては個々の素子寸法は大幅に減少し、か
つ、単位集積回路装置中に内蔵する素子数は飛躍的に増
加している。このような半導体集積回路において個々の
素子は基板上で互いに分離さ−れている必要がらに、素
−子分離領域の形成方法として広（！、０ＣＯ３法が用
いられている。
集積回路においては個々の素子寸法は大幅に減少し、か
つ、単位集積回路装置中に内蔵する素子数は飛躍的に増
加している。このような半導体集積回路において個々の
素子は基板上で互いに分離さ−れている必要がらに、素
−子分離領域の形成方法として広（！、０ＣＯ３法が用
いられている。
しかし、このｈｏｃｏｓ法においては微細化という点て
すでに限界に達しておシ、新しい素子分離技術の確立が
望まれている。以下に、従来のＬＯＣＯ３法における問
題点を説明する。従来のＬＯＣＯＳ法においては、まず
平坦な半導体基板全面を薄く酸化した後に窒化ケイ素膜
を形成し、フォトエッチングにより素子分離領域となる
領域のみの窒化ケイ素膜を除去した後に酸化性雰囲気中
にてＬＯＧＯ３酸化膜を成長させて素子分離領域を形成
する。次に、素子領域を被覆していた窒化ケイ素膜を除
去した後、素子領域に個々の半導体素子を形成していた
。従来のＬＯＣＯ３法においては平坦な半導体基板を窒
化ケイ素膜の被覆を用いて選択酸化しているために成長
したＬａｃｏｓ酸化膜が素子領域を被覆している窒化ケ
イ素膜の、下へもぐシ込み、いわゆるバーズビークの発
生による素子分離領域の横方向への広がりが発生し素子
分離領域の微細化には限界があるという欠点があった。
すでに限界に達しておシ、新しい素子分離技術の確立が
望まれている。以下に、従来のＬＯＣＯ３法における問
題点を説明する。従来のＬＯＣＯＳ法においては、まず
平坦な半導体基板全面を薄く酸化した後に窒化ケイ素膜
を形成し、フォトエッチングにより素子分離領域となる
領域のみの窒化ケイ素膜を除去した後に酸化性雰囲気中
にてＬＯＧＯ３酸化膜を成長させて素子分離領域を形成
する。次に、素子領域を被覆していた窒化ケイ素膜を除
去した後、素子領域に個々の半導体素子を形成していた
。従来のＬＯＣＯ３法においては平坦な半導体基板を窒
化ケイ素膜の被覆を用いて選択酸化しているために成長
したＬａｃｏｓ酸化膜が素子領域を被覆している窒化ケ
イ素膜の、下へもぐシ込み、いわゆるバーズビークの発
生による素子分離領域の横方向への広がりが発生し素子
分離領域の微細化には限界があるという欠点があった。
また平坦な面を酸化するために、形成された酸化膜は基
板のシリコンより容積の増大が起こシ、その約４５％か
もとの基板よ部上に成長することにより素子領域と素子
分離領域との間に大きな段差が生じることになる。この
段差の生じた素子分離領域上にポリシリコンなどの配線
を行った場合、さらに段差が大きくなり、このような構
造の素子分離領域をまたぐような構造の配線をアルミニ
ウムなどの金属によって行った場合大きな段差により金
属配線の断線を引き起こすなどの欠点があった。
板のシリコンより容積の増大が起こシ、その約４５％か
もとの基板よ部上に成長することにより素子領域と素子
分離領域との間に大きな段差が生じることになる。この
段差の生じた素子分離領域上にポリシリコンなどの配線
を行った場合、さらに段差が大きくなり、このような構
造の素子分離領域をまたぐような構造の配線をアルミニ
ウムなどの金属によって行った場合大きな段差により金
属配線の断線を引き起こすなどの欠点があった。
発明の目的
本発明は素子分離領域の横方向への広がりを防止し、微
細で、かつ素子分離領域と素子領域との間に段差の生じ
ない平坦な素子分離領域を有した半導体装置の製造方法
を提供するものである。
細で、かつ素子分離領域と素子領域との間に段差の生じ
ない平坦な素子分離領域を有した半導体装置の製造方法
を提供するものである。
発明の構成
本発明は半導体基板を酸化膜および窒化ケイ素膜で被覆
する工程と上記被覆をエツチングにより選択開口する工
程とこの開口部よりエツチング速度が基板の結晶方位に
依存した方法によって半導体基板をエツチングすること
により断面構造が両側に傾斜部を持ちその傾斜部上に窒
化ケイ素膜のひさしを有した溝を形成する工程と溝の内
部を薄く酸化した後に基板全面に窒化ケイ素の膜を形成
する工程とエツチングによ部上記窒化ケイ素膜を溝の傾
斜部および素子形成領域上に残し溝の底部のみを除去す
る工程と上記半導体基板の溝の部分のみを酸化すること
によ）酸化膜により溝を埋め込む工程とから構成されて
いる。このような構成により溝を酸化膜により埋め込む
際に窒化ケイ素膜下に成長したバーズビークは溝の傾斜
部にそって成長し素子形成領域にまで侵入せず微細な素
子分離領域を形成することが可能となる。またあらかじ
め基板に溝を形成しておいて溝の内部を酸化し酸化膜に
より溝を埋め込むだめに平坦で段差の生じない素子分離
領域の形成が可能となる。
する工程と上記被覆をエツチングにより選択開口する工
程とこの開口部よりエツチング速度が基板の結晶方位に
依存した方法によって半導体基板をエツチングすること
により断面構造が両側に傾斜部を持ちその傾斜部上に窒
化ケイ素膜のひさしを有した溝を形成する工程と溝の内
部を薄く酸化した後に基板全面に窒化ケイ素の膜を形成
する工程とエツチングによ部上記窒化ケイ素膜を溝の傾
斜部および素子形成領域上に残し溝の底部のみを除去す
る工程と上記半導体基板の溝の部分のみを酸化すること
によ）酸化膜により溝を埋め込む工程とから構成されて
いる。このような構成により溝を酸化膜により埋め込む
際に窒化ケイ素膜下に成長したバーズビークは溝の傾斜
部にそって成長し素子形成領域にまで侵入せず微細な素
子分離領域を形成することが可能となる。またあらかじ
め基板に溝を形成しておいて溝の内部を酸化し酸化膜に
より溝を埋め込むだめに平坦で段差の生じない素子分離
領域の形成が可能となる。
実施例の説明
以下に図面をもって本発明の実施例を（１ｏＯ）面を有
したシリコン半導体基板上にＭＯ３型集債回路を形成す
る場合について説明する。 、−まず、第１図に示すよ
うにシリコン半導体基板１の（１ｏｏ）面を５００〜２
００人程度酸化した後ＣＶＤ法により第１の窒化ケイ素
膜２で被覆する。次にフォトエツチング技術により素子
分離領域を形成する領域上の窒化ケイ素膜を選択的に除
去しさらにその開口部および開口部近傍の熱酸化膜をエ
ツチングにより除去し窒化ケイ素膜２によるひさしを形
成する。次に第２図に示すようにエツチング速度が半導
体基板の結晶方位に依存したようなエツチング法（例え
ば１５０℃程度に加熱したアンモニア水溶液によるエツ
チング）によって上記の窒化ケイ素膜２の開口部よりシ
リコン基板１をエツチングし素子分離領域を形成する領
域に傾斜部が（１１１）面であυ底部が（１００）面で
囲まれかつ第１の窒化ケイ素膜によるひさしが傾斜部を
覆うような構造の溝３を形成する。次に第３図に示すよ
うに素子分離領域に形成された溝の内部をＳＯＯ〜２０
０人程度酸化した後ＣＶＤ法により窒化ケイ素膜４を窒
化ケイ素膜２によるひさしの下部および溝の内部が完全
に被覆されるよグに基板全面に成長させる。次に第４図
に示すように素子分離領域に形成された溝３の底部の窒
化ケイ素膜４のみを異方性エツチングにより除去する。
したシリコン半導体基板上にＭＯ３型集債回路を形成す
る場合について説明する。 、−まず、第１図に示すよ
うにシリコン半導体基板１の（１ｏｏ）面を５００〜２
００人程度酸化した後ＣＶＤ法により第１の窒化ケイ素
膜２で被覆する。次にフォトエツチング技術により素子
分離領域を形成する領域上の窒化ケイ素膜を選択的に除
去しさらにその開口部および開口部近傍の熱酸化膜をエ
ツチングにより除去し窒化ケイ素膜２によるひさしを形
成する。次に第２図に示すようにエツチング速度が半導
体基板の結晶方位に依存したようなエツチング法（例え
ば１５０℃程度に加熱したアンモニア水溶液によるエツ
チング）によって上記の窒化ケイ素膜２の開口部よりシ
リコン基板１をエツチングし素子分離領域を形成する領
域に傾斜部が（１１１）面であυ底部が（１００）面で
囲まれかつ第１の窒化ケイ素膜によるひさしが傾斜部を
覆うような構造の溝３を形成する。次に第３図に示すよ
うに素子分離領域に形成された溝の内部をＳＯＯ〜２０
０人程度酸化した後ＣＶＤ法により窒化ケイ素膜４を窒
化ケイ素膜２によるひさしの下部および溝の内部が完全
に被覆されるよグに基板全面に成長させる。次に第４図
に示すように素子分離領域に形成された溝３の底部の窒
化ケイ素膜４のみを異方性エツチングにより除去する。
この蒔溝３の傾斜部上に成長させた窒化ケイ素膜５はそ
の上部には９出したひさし状の窒化ケイ素膜がエツチン
グのマスクとなりエツチングされずに残り、また素子領
域上の窒化ケイ素膜は二重構造となっているために、溝
３の底部の窒化ケイ素膜に比較して大きな膜厚を有して
いる。このために素子領域上の窒化ケイ素膜を残しかつ
素子分離領域に形成した溝３の底部の窒化ケイ素膜のみ
をエツチングにより除去することが可能である。さらに
このようにして形成された窒化ケイ素膜の開口部より半
導体基板中へチャンネルストッパー不純物６としてＰ型
ＭＯＳトランジスタの分離にはＡｓまたはＰイオンなど
を、Ｎ型ＭＯＳトランジスタの分離にはＢまたはＢＦ２
イオンなどを注入することも可能である。
の上部には９出したひさし状の窒化ケイ素膜がエツチン
グのマスクとなりエツチングされずに残り、また素子領
域上の窒化ケイ素膜は二重構造となっているために、溝
３の底部の窒化ケイ素膜に比較して大きな膜厚を有して
いる。このために素子領域上の窒化ケイ素膜を残しかつ
素子分離領域に形成した溝３の底部の窒化ケイ素膜のみ
をエツチングにより除去することが可能である。さらに
このようにして形成された窒化ケイ素膜の開口部より半
導体基板中へチャンネルストッパー不純物６としてＰ型
ＭＯＳトランジスタの分離にはＡｓまたはＰイオンなど
を、Ｎ型ＭＯＳトランジスタの分離にはＢまたはＢＦ２
イオンなどを注入することも可能である。
次に、第５図に示すように上記の基板を１００゜℃程度
の高温酸化性雰囲気中にて、素子分離領域に形成した溝
の底部より成長したフィールド酸化膜７が素子形成領域
と等しい高さ以上に達するまで酸化する。この時、溝の
傾斜部上の窒化ケイ素膜５はその下にもぐり込んで成長
した酸化膜すなわちバーズビークにより上方に押し上げ
られ、その結果素子分離領域に形成した溝３は完全に酸
化膜で埋められる。またこのバーズビークは溝３の底部
より溝３の傾斜面にそって成長していくために素子分離
領域の横方向への広が９は発生せず、平坦でかつ狭い素
子分離領域の形成が可能となる。
の高温酸化性雰囲気中にて、素子分離領域に形成した溝
の底部より成長したフィールド酸化膜７が素子形成領域
と等しい高さ以上に達するまで酸化する。この時、溝の
傾斜部上の窒化ケイ素膜５はその下にもぐり込んで成長
した酸化膜すなわちバーズビークにより上方に押し上げ
られ、その結果素子分離領域に形成した溝３は完全に酸
化膜で埋められる。またこのバーズビークは溝３の底部
より溝３の傾斜面にそって成長していくために素子分離
領域の横方向への広が９は発生せず、平坦でかつ狭い素
子分離領域の形成が可能となる。
次に第６図に示すように素子領域を被覆していた窒化ケ
イ素膜２，５および酸化膜を除去することにより素子分
離領域の形成を終了する。
イ素膜２，５および酸化膜を除去することにより素子分
離領域の形成を終了する。
発明の効果
本発明の方法によって得られた半導体装置においては素
子分離領域と素子領域の間には段差のない平坦な構造を
有しておシ、素子分離領域上にポリシリコンなどの配線
を形成した場合においても素子領域との間に生じる段差
は微小なものとなり、次の層間絶縁膜の均一な形成が容
易となり、さらには層間絶縁膜上に形成するＡＩなどの
金属による配線の断線を防止するなどの効果がある。ま
た素子分離領域の形成時に発生するバーズビークは溝の
傾斜面にそって成長し素子領域への成長がないことによ
り微細な素子分離領域の形成が可能であり、高密度に集
積した半導体装置の製造が可能になるなどの効果がある
。
子分離領域と素子領域の間には段差のない平坦な構造を
有しておシ、素子分離領域上にポリシリコンなどの配線
を形成した場合においても素子領域との間に生じる段差
は微小なものとなり、次の層間絶縁膜の均一な形成が容
易となり、さらには層間絶縁膜上に形成するＡＩなどの
金属による配線の断線を防止するなどの効果がある。ま
た素子分離領域の形成時に発生するバーズビークは溝の
傾斜面にそって成長し素子領域への成長がないことによ
り微細な素子分離領域の形成が可能であり、高密度に集
積した半導体装置の製造が可能になるなどの効果がある
。
第１図〜第６図は本発明の一実施例を示す工程順断面図
である。 １・・・・・・シリコン半導体基板、２，４・・・・・
・窒化ケイ素膜、３・・・・・・溝、５・・・・・・溝
の傾斜部上に形成した窒化ケイ素膜、６・・・・・・チ
ャンネルストッパー不純物、７・・・・・・フィールド
酸化膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名＠１
図 第２図 第３図
である。 １・・・・・・シリコン半導体基板、２，４・・・・・
・窒化ケイ素膜、３・・・・・・溝、５・・・・・・溝
の傾斜部上に形成した窒化ケイ素膜、６・・・・・・チ
ャンネルストッパー不純物、７・・・・・・フィールド
酸化膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名＠１
図 第２図 第３図
Claims (2)
- （１）半導体基板上に酸化膜および窒化ケイ素膜よりな
る被覆膜を形成する工程と、上記被覆膜をフォトエッチ
ング技術により選択開口する工程と、上記被覆膜をマス
クとして上記半導体基板をエッチングすることによりひ
さしを有した溝を形成する工程と、上記溝の内部を薄く
酸化した後半導体基板全面に窒化ケイ素の被覆膜を形成
する工程と、エッチングにより上記溝の底部の上記窒化
ケイ素膜及び窒化ケイ素の被覆膜を除去する工程と、上
記半導体基板の溝の部分のみを酸化することにより酸化
ケイ素により上記溝を埋め込む工程を含むことを特徴と
する半導体装置の製造方法。 - （２）半導体基板の溝の底部のみの窒化ケイ素膜を除去
した後にリンまたはボロンをチャンルストッパーとして
イオン注入することを特徴とする特許請求の範囲第１項
記載の半導体装置の製造方法。（３）半導体基板として
（１００）面のシリコン基板を用い形成した溝の傾斜面
が（１１１）面で底部が（１００）面であることを特徴
とした特許請求の範囲第１項又は第２項記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17069584A JPS6148936A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17069584A JPS6148936A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6148936A true JPS6148936A (ja) | 1986-03-10 |
Family
ID=15909681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17069584A Pending JPS6148936A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148936A (ja) |
-
1984
- 1984-08-16 JP JP17069584A patent/JPS6148936A/ja active Pending
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