JPS6148058A - マイクロプロセツサのバスライン制御回路 - Google Patents
マイクロプロセツサのバスライン制御回路Info
- Publication number
- JPS6148058A JPS6148058A JP16876084A JP16876084A JPS6148058A JP S6148058 A JPS6148058 A JP S6148058A JP 16876084 A JP16876084 A JP 16876084A JP 16876084 A JP16876084 A JP 16876084A JP S6148058 A JPS6148058 A JP S6148058A
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- JP
- Japan
- Prior art keywords
- data
- microprocessor
- port
- input
- control circuit
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、マイクロプロセッサ〔マイクロコンピュー
タの中央処理装置に相当する部分、あるいはその中のレ
ジスタ群と演算・論理を行なう部分、Ａ Ｌ Ｕ （Ａ
ｒｉｔｈｍｅｔｉｃ ａｎｄ Ｌｏｇｉｃ Ｕｎｉｔ
）を１チツプまたは故チップのＬＳＩ回路で構成したも
の〕のインプット／アウトプット（以下これをＩｌｏと
呼ぶ）バスライン制御回路に関するもので、特にこの発
明はマイクロプロセッサの負荷効率を向上さ、せるよう
にした制御回路に関するものである。
タの中央処理装置に相当する部分、あるいはその中のレ
ジスタ群と演算・論理を行なう部分、Ａ Ｌ Ｕ （Ａ
ｒｉｔｈｍｅｔｉｃ ａｎｄ Ｌｏｇｉｃ Ｕｎｉｔ
）を１チツプまたは故チップのＬＳＩ回路で構成したも
の〕のインプット／アウトプット（以下これをＩｌｏと
呼ぶ）バスライン制御回路に関するもので、特にこの発
明はマイクロプロセッサの負荷効率を向上さ、せるよう
にした制御回路に関するものである。
第２図は従来のこの種マイクロプロセッサのバスライン
制御回路を示すもので、（１）はメモリ、■１０ポート
指定回路などを有するマイクロプロセッサ、（２）はマ
イクロプロセッサ（１）によって指定される端末（９）
の各ポートアドレスをラッチするアドレスラッチ回路、
（３）は上記端末（９）からの入力Ｉ１０データをデー
タバスａｃＯに取り込むためのデータ入力ゲート、（４
）は上記端末（９）に対して指定ポートアドレスを書き
込むためのストロープ発生回路、（５）は指定ボー）Ｉ
１０アドレスライン、（６）は指定ポート人カニ１０デ
ータライン、（７）はアンサーバック信号をデータバス
αｅに取り込むためのアンサーバック信号入力ゲート、
（８）はアンサーバック信号ライン、（９）は上記マイ
クロプロセッサ（１）によって制御される端末、α０は
マイクロプロセッサ（１）のデ−タパス、■はマイクロ
プロセッサ（１）の工１０ポート指定信号である。
制御回路を示すもので、（１）はメモリ、■１０ポート
指定回路などを有するマイクロプロセッサ、（２）はマ
イクロプロセッサ（１）によって指定される端末（９）
の各ポートアドレスをラッチするアドレスラッチ回路、
（３）は上記端末（９）からの入力Ｉ１０データをデー
タバスａｃＯに取り込むためのデータ入力ゲート、（４
）は上記端末（９）に対して指定ポートアドレスを書き
込むためのストロープ発生回路、（５）は指定ボー）Ｉ
１０アドレスライン、（６）は指定ポート人カニ１０デ
ータライン、（７）はアンサーバック信号をデータバス
αｅに取り込むためのアンサーバック信号入力ゲート、
（８）はアンサーバック信号ライン、（９）は上記マイ
クロプロセッサ（１）によって制御される端末、α０は
マイクロプロセッサ（１）のデ−タパス、■はマイクロ
プロセッサ（１）の工１０ポート指定信号である。
従来のマイクロプロセッサにおけるバスライン制御回路
は上記のように構成されているので、まず、マイクロプ
ロセッサ（１）がＩ１０ポート指定信号Ｑｌ）によって
指定するポートアドレスをアドレスラッチ回路（２）に
ラッチすることによってポートアドレスが指定ポートＩ
１０アドレスライン（５）に出力される。次に、端末（
９）に対しポートアドレスを書き込むためのストロープ
を発生させるために、Ｉ１０ポート指定信号αυにより
ストロープ発生回路（４）を駆動する。そして、ストロ
ープが発生すると、端末（９）はポートアドレスのデコ
ードを開始し、指定されたポートのデータを指定ポート
入力Ｉ１０データライン（６）に出力する。と同時に指
定されたポートのデータが出力されたことを示すパルス
状のアンサーバック信号をアンサーバック信号ライン（
８）に出力する。次に、このアンサーバック信号を見逃
さないために、マイクロプロセッサ（１）は、上述した
ストロープ発生後、早い周期でＩ１０ポート指定信号α
υによりアンサーバック信号入力ゲート（力をＯＮ１０
Ｆ Ｆ Ｌ、てアンサーバック信号の有無を監視する
。そして、「信号有り」を確認すると、■１０ポート指
定信号αυによってデータ入力ゲート（３）を駆動し、
データバスα０）にＩ１０入力データを読み込むように
なされている。
は上記のように構成されているので、まず、マイクロプ
ロセッサ（１）がＩ１０ポート指定信号Ｑｌ）によって
指定するポートアドレスをアドレスラッチ回路（２）に
ラッチすることによってポートアドレスが指定ポートＩ
１０アドレスライン（５）に出力される。次に、端末（
９）に対しポートアドレスを書き込むためのストロープ
を発生させるために、Ｉ１０ポート指定信号αυにより
ストロープ発生回路（４）を駆動する。そして、ストロ
ープが発生すると、端末（９）はポートアドレスのデコ
ードを開始し、指定されたポートのデータを指定ポート
入力Ｉ１０データライン（６）に出力する。と同時に指
定されたポートのデータが出力されたことを示すパルス
状のアンサーバック信号をアンサーバック信号ライン（
８）に出力する。次に、このアンサーバック信号を見逃
さないために、マイクロプロセッサ（１）は、上述した
ストロープ発生後、早い周期でＩ１０ポート指定信号α
υによりアンサーバック信号入力ゲート（力をＯＮ１０
Ｆ Ｆ Ｌ、てアンサーバック信号の有無を監視する
。そして、「信号有り」を確認すると、■１０ポート指
定信号αυによってデータ入力ゲート（３）を駆動し、
データバスα０）にＩ１０入力データを読み込むように
なされている。
従来のマイクロプロセッサのバスライン制御回路は上記
のように構成され下いるので、指定されたポートのデー
タが出力されたことを示すノぜルス状のアンサーバック
信号を見逃さないために、マイクロプロセッサはストロ
ープ発生後、早い周期あるいは割込みによって監視しな
ければならない煩わしさがあった。
のように構成され下いるので、指定されたポートのデー
タが出力されたことを示すノぜルス状のアンサーバック
信号を見逃さないために、マイクロプロセッサはストロ
ープ発生後、早い周期あるいは割込みによって監視しな
ければならない煩わしさがあった。
この発明は、かかる点に着目してなされたもので、パル
ス状のアン”サーバツク信号をラッチし、入力データ読
取りによってリセットし得る読取りフラグ回路を付加す
ることにより、制御効率の向上を計ったマイクロプロセ
ッサのバスライン制御回路を提供しようとするものであ
る。
ス状のアン”サーバツク信号をラッチし、入力データ読
取りによってリセットし得る読取りフラグ回路を付加す
ることにより、制御効率の向上を計ったマイクロプロセ
ッサのバスライン制御回路を提供しようとするものであ
る。
第１図はこの発明の一実施例を示すものであるが、上述
した従来のもの（第２図）と同一符号は同一構成部材に
つきその説明を省略する。
した従来のもの（第２図）と同一符号は同一構成部材に
つきその説明を省略する。
０３はマイクロプロセッサ（１）、および読取りフラグ
をデータバスααに取り込むための読取りフラグゲー）
（７’） と、端末（９）との間に付加された読取
りフラグ回路で、この読取りフラプ回路ａ渇はパルス状
のアンサーバック信号をラッチし、入力データ読取りに
よってリセットされるように構成されている。
をデータバスααに取り込むための読取りフラグゲー）
（７’） と、端末（９）との間に付加された読取
りフラグ回路で、この読取りフラプ回路ａ渇はパルス状
のアンサーバック信号をラッチし、入力データ読取りに
よってリセットされるように構成されている。
この発明のマイクロプロセッサのバスライン制御回路は
上記のように構成されているので、上述した従来のバス
ライン制御回路において、端末（９）がポートアドレス
のデコードを開始し、指定されたポートのデータを指定
ポート入力Ｉ１０データライン（６）に出力し、同時に
指定されたポートのデータが出力されたことを示すパル
ス状のアンサーバック信号がアンサーバック信号ライン
（８）に出力されたとき、このアンサーバック信号は、
読取りフラグ回路α２にラッチされ、そして保持される
。
上記のように構成されているので、上述した従来のバス
ライン制御回路において、端末（９）がポートアドレス
のデコードを開始し、指定されたポートのデータを指定
ポート入力Ｉ１０データライン（６）に出力し、同時に
指定されたポートのデータが出力されたことを示すパル
ス状のアンサーバック信号がアンサーバック信号ライン
（８）に出力されたとき、このアンサーバック信号は、
読取りフラグ回路α２にラッチされ、そして保持される
。
一方、マイクロプロセッサ（１）は他の必要処理を行な
ったのち、Ｉ１０ポート指定信号αυによって上記読取
りフラグゲート（７′）を駆動し、読取りフラグを読取
ってアンサーバック信号の有無を８ Ｑするようになさ
れており、上記読取りフラグが「ＯＮ」しておれば、入
力Ｉ１０データをデータバスａωに読込むと同時に読取
りフラグはリセットされるようになされている。
ったのち、Ｉ１０ポート指定信号αυによって上記読取
りフラグゲート（７′）を駆動し、読取りフラグを読取
ってアンサーバック信号の有無を８ Ｑするようになさ
れており、上記読取りフラグが「ＯＮ」しておれば、入
力Ｉ１０データをデータバスａωに読込むと同時に読取
りフラグはリセットされるようになされている。
なお、上述した一実施例においては端末（９）からの入
力データを読取る場合について述べたが、これとは逆に
、端末（９）に対してデータを出力する場合は書込みフ
ラグ回路（図示せず）を付加すればよく、この場合は、
マイクロプロセッサ（１）によってあらかじめ書込みフ
ラグを「ＯＮ」しておき、端末（９）からのアンサーバ
ック信号が出力されると書込みフラグをリセットすると
ともにマイクロプロセッサ（Ｊ）は必要な処理を行なっ
たのち、口込みフラグがリセットされて、いるのを確認
し、出力データが端末（９）に古込み完了されたかどう
かを認識することができる。
力データを読取る場合について述べたが、これとは逆に
、端末（９）に対してデータを出力する場合は書込みフ
ラグ回路（図示せず）を付加すればよく、この場合は、
マイクロプロセッサ（１）によってあらかじめ書込みフ
ラグを「ＯＮ」しておき、端末（９）からのアンサーバ
ック信号が出力されると書込みフラグをリセットすると
ともにマイクロプロセッサ（Ｊ）は必要な処理を行なっ
たのち、口込みフラグがリセットされて、いるのを確認
し、出力データが端末（９）に古込み完了されたかどう
かを認識することができる。
以上述べたように、この発明によれば指定されたポート
のデータが用力されたことを示すパルス状のアンサーバ
ック信号をラッチし、入力データ読取りによってリセッ
トされる読取りフラグ回路ａ２を付加するのみでよく、
従来のようにアンサーバック信号を見逃さないために、
マイクロプロセッサがストロープ発生後、早い周期ある
いは割込みによって監視する煩わしさが解決されるばか
りでなく、構成が簡単で安価でしかも高精度のバスライ
ン制御回路を提供することができる優れた効果を有する
ものである。
のデータが用力されたことを示すパルス状のアンサーバ
ック信号をラッチし、入力データ読取りによってリセッ
トされる読取りフラグ回路ａ２を付加するのみでよく、
従来のようにアンサーバック信号を見逃さないために、
マイクロプロセッサがストロープ発生後、早い周期ある
いは割込みによって監視する煩わしさが解決されるばか
りでなく、構成が簡単で安価でしかも高精度のバスライ
ン制御回路を提供することができる優れた効果を有する
ものである。
第１図はこの発明の一実施例を示すブロック図、第２図
は従来のマイクロプロセッサのバスライン制御回路を示
すブロック図である。 図において、（１）はマイクロプロセッサ、（２）はア
ドレスラッチ＠Ｋｉ 、（，３１はデータ入力ゲート、
（４ンはス）ｏ−プ発生回路、（５）は指定ポートエフ
０アドレスライン、（６）は指定ポート入力Ｉ１０デー
タライン、（７’）は読取りアラグゲート、（８）はア
ンサーバック信号ライン、（９）は端末、αＱはデータ
バス、αυはＩ１０ポート指定信号、（１２は読取りフ
ラグ回路である。なお、図中同一符号は同一または相当
部分を示す。
は従来のマイクロプロセッサのバスライン制御回路を示
すブロック図である。 図において、（１）はマイクロプロセッサ、（２）はア
ドレスラッチ＠Ｋｉ 、（，３１はデータ入力ゲート、
（４ンはス）ｏ−プ発生回路、（５）は指定ポートエフ
０アドレスライン、（６）は指定ポート入力Ｉ１０デー
タライン、（７’）は読取りアラグゲート、（８）はア
ンサーバック信号ライン、（９）は端末、αＱはデータ
バス、αυはＩ１０ポート指定信号、（１２は読取りフ
ラグ回路である。なお、図中同一符号は同一または相当
部分を示す。
Claims (1)
- （１）アドレスラッチ回路およびデータ入力ゲートなら
びにストロープ発生回路を介挿したマイクロプロセッサ
と端末との間に、指定されたポートのデータが出力され
たことを示すパルス状のアンサーバック信号をラッチし
、かつ入力データ読取りによつてリセットされる読取り
フラグ回路と読取りフラグゲートとを付加したことを特
徴とするマイクロプロセッサのバスライン制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16876084A JPS6148058A (ja) | 1984-08-14 | 1984-08-14 | マイクロプロセツサのバスライン制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16876084A JPS6148058A (ja) | 1984-08-14 | 1984-08-14 | マイクロプロセツサのバスライン制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6148058A true JPS6148058A (ja) | 1986-03-08 |
Family
ID=15873924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16876084A Pending JPS6148058A (ja) | 1984-08-14 | 1984-08-14 | マイクロプロセツサのバスライン制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148058A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58211231A (ja) * | 1982-06-01 | 1983-12-08 | Nec Corp | 情報処理システム |
-
1984
- 1984-08-14 JP JP16876084A patent/JPS6148058A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58211231A (ja) * | 1982-06-01 | 1983-12-08 | Nec Corp | 情報処理システム |
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