JPS6145379B2 - - Google Patents
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- JPS6145379B2 JPS6145379B2 JP54114993A JP11499379A JPS6145379B2 JP S6145379 B2 JPS6145379 B2 JP S6145379B2 JP 54114993 A JP54114993 A JP 54114993A JP 11499379 A JP11499379 A JP 11499379A JP S6145379 B2 JPS6145379 B2 JP S6145379B2
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- sealing
- ceramic substrate
- resin
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置において、ICチツプ並に
内部配線パターンを備えるセラミツク基板に対す
る外装封止に有効な封止方法に関す。
内部配線パターンを備えるセラミツク基板に対す
る外装封止に有効な封止方法に関す。
半導体装置製造の最終工程においては取扱い便
利とし高密度実施を容易ならしめかつ又温度・湿
度等動作環境条件に対する高信頼性性能の保証の
ためIC等装置使用に適する外装構造及び封止を
なすが、本発明は従来品と同様の信頼性性能を維
持して量産性に優れた低価格の樹脂封止手段につ
いてなされたものである。
利とし高密度実施を容易ならしめかつ又温度・湿
度等動作環境条件に対する高信頼性性能の保証の
ためIC等装置使用に適する外装構造及び封止を
なすが、本発明は従来品と同様の信頼性性能を維
持して量産性に優れた低価格の樹脂封止手段につ
いてなされたものである。
従来のこの種半導体装置の封止方法につき第1
図により概要説明する。
図により概要説明する。
第1図イはLSI等のICチツプ1がセラミツク基
板2に搭載された斜視図、ロはイの裏面からみた
斜視図で共に樹脂封止前の半完成体素子の状態を
示す。基板2は図示の内部配線パターン4がメタ
ライズ層に金メツキ等の手段で生成され中央の
ICチツプから周縁の多数のリードピン端子3に
導線される。第1図のハは前記素子体が樹脂外装
になる封止過程説明図である。
板2に搭載された斜視図、ロはイの裏面からみた
斜視図で共に樹脂封止前の半完成体素子の状態を
示す。基板2は図示の内部配線パターン4がメタ
ライズ層に金メツキ等の手段で生成され中央の
ICチツプから周縁の多数のリードピン端子3に
導線される。第1図のハは前記素子体が樹脂外装
になる封止過程説明図である。
即ち、特に封止界面から水分の侵入を極力防ぐ
ためキヤツプ4及び内部空間に充当する充填剤5
とにより外装する。このさい充填剤5は電気絶縁
性・耐湿性及び接着並に成形性の良い例えばエポ
キシ系樹脂等を選択するが、液状もしくは半硬化
したダブレツト状のものを一定量充当し、これを
樹脂硬化炉に入れ硬化熟成させて封止完了する。
ためキヤツプ4及び内部空間に充当する充填剤5
とにより外装する。このさい充填剤5は電気絶縁
性・耐湿性及び接着並に成形性の良い例えばエポ
キシ系樹脂等を選択するが、液状もしくは半硬化
したダブレツト状のものを一定量充当し、これを
樹脂硬化炉に入れ硬化熟成させて封止完了する。
この様な封止方法の問題点は余分の樹脂が基板
2のそり・ひずみによる寸法上のバラツキから外
周縁に流出しリードピン端子3が汚れこれに伴い
ピン導体面を不導体化する。
2のそり・ひずみによる寸法上のバラツキから外
周縁に流出しリードピン端子3が汚れこれに伴い
ピン導体面を不導体化する。
同時に前記の樹脂硬化熟成時キヤツプ4がねじ
れて固着し封止外観が不均一となりやすい。この
ため封止作業はかなり面倒な細密な作業が要求さ
れ例えば前記流れ出た充填用樹脂を取除く作業工
数もかかつたりする。
れて固着し封止外観が不均一となりやすい。この
ため封止作業はかなり面倒な細密な作業が要求さ
れ例えば前記流れ出た充填用樹脂を取除く作業工
数もかかつたりする。
本発明の目的はかかる問題点を除去して以下の
如き量産性の良い封止方法を具体化したものであ
る。
如き量産性の良い封止方法を具体化したものであ
る。
その特徴とするところはICチツプを搭載した
セラミツク基板と該セラミツク基板より外周が大
である金属からなる封止枠体とを、前記セラミツ
ク基板の周辺に形成したメタライズ層を介して鑞
接合し、かつ前記封止枠体を成形金型にクランプ
してトランスフアーモールドにより樹脂封止して
なる封止方法にある。
セラミツク基板と該セラミツク基板より外周が大
である金属からなる封止枠体とを、前記セラミツ
ク基板の周辺に形成したメタライズ層を介して鑞
接合し、かつ前記封止枠体を成形金型にクランプ
してトランスフアーモールドにより樹脂封止して
なる封止方法にある。
以下、本発明封止方法に就き図面に従つて説明
する。
する。
第2図に於て6は例えばコバール(Kovarj
Fe.Ni.Coの合金)等公知の封止材料から選択し
これを成形した本発明の要部をなす封止枠体であ
る。枠体6は装置封止前表側斜視図イ並に裏側斜
視図ロから分る様にセラミツク基板2の外装底板
として機能し、これは予じめ該基板2の周縁7に
生成したメタライズ層を介して鑞付け接合され
る。該接合面7の要部拡大断面図はハ図に示して
ある。尚、前記内部配線パターン4と多数のリー
ドピン端子3との接続部8の構造は鑞付け接合で
あり前記本発明に係る接合と併せ実施すれば作業
性は一段と向上する。
Fe.Ni.Coの合金)等公知の封止材料から選択し
これを成形した本発明の要部をなす封止枠体であ
る。枠体6は装置封止前表側斜視図イ並に裏側斜
視図ロから分る様にセラミツク基板2の外装底板
として機能し、これは予じめ該基板2の周縁7に
生成したメタライズ層を介して鑞付け接合され
る。該接合面7の要部拡大断面図はハ図に示して
ある。尚、前記内部配線パターン4と多数のリー
ドピン端子3との接続部8の構造は鑞付け接合で
あり前記本発明に係る接合と併せ実施すれば作業
性は一段と向上する。
前記封止枠体6とセラミツク基板2の鑞付け完
成体は、次いでニ図に示される上下の金型内に配
設して、前記セラミツク基板2の周縁に該基板2
より外周が大である封止枠体6自体を上下金型キ
ヤビテイの一部パーテイングラインとして、トラ
ンスフアーモールドによる樹脂成形するものであ
るからモールド用樹脂10が枠体6に遮られてピ
ン端子側に流出する様なことはない。
成体は、次いでニ図に示される上下の金型内に配
設して、前記セラミツク基板2の周縁に該基板2
より外周が大である封止枠体6自体を上下金型キ
ヤビテイの一部パーテイングラインとして、トラ
ンスフアーモールドによる樹脂成形するものであ
るからモールド用樹脂10が枠体6に遮られてピ
ン端子側に流出する様なことはない。
上述の説明の枠体(例えばハ図の6)の断面形
状等は一例に過ぎず該形状は外装底板として各種
の変形がありうること当然である。
状等は一例に過ぎず該形状は外装底板として各種
の変形がありうること当然である。
かかる外装封止構造とすれば、基板のそり・ひ
ずみによる寸法上のバラツキで流出した樹脂がリ
ードピン端子を汚して不導体化する恐れを防ぐこ
とができまた封止作業が著るしく改善され、関連
する半導体装置の量産性を高めること必須であ
り、その実用的効果大なるものがある。
ずみによる寸法上のバラツキで流出した樹脂がリ
ードピン端子を汚して不導体化する恐れを防ぐこ
とができまた封止作業が著るしく改善され、関連
する半導体装置の量産性を高めること必須であ
り、その実用的効果大なるものがある。
第1図は従来の封止方法概要説明の図並に第2
図は本発明になる封止方法を説明する図である。
図は本発明になる封止方法を説明する図である。
Claims (1)
- 1 ICチツプを搭載したセラミツク基板と該セ
ラミツク基板より外周が大である金属からなる封
止枠体とを、前記セラミツク基板の周辺に形成し
たメタライズ層を介して鑞接合し、かつ前記封止
枠体を成形金型にクランプしてトランスフアーモ
ールドにより樹脂封止することを特徴とする封止
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11499379A JPS5638830A (en) | 1979-09-07 | 1979-09-07 | Sealing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11499379A JPS5638830A (en) | 1979-09-07 | 1979-09-07 | Sealing method |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5638830A JPS5638830A (en) | 1981-04-14 |
JPS6145379B2 true JPS6145379B2 (ja) | 1986-10-07 |
Family
ID=14651655
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11499379A Granted JPS5638830A (en) | 1979-09-07 | 1979-09-07 | Sealing method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5638830A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61220358A (ja) * | 1985-03-27 | 1986-09-30 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
JPS6393649U (ja) * | 1986-12-08 | 1988-06-17 | ||
JP2578856B2 (ja) * | 1987-12-25 | 1997-02-05 | シチズン時計株式会社 | 樹脂封止型ピングリッドアレイ構造 |
DE10010461A1 (de) * | 2000-03-03 | 2001-09-13 | Infineon Technologies Ag | Vorrichtung zum Verpacken elektronischer Bauteile mittels Spritzgußtechnik |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4823962U (ja) * | 1971-07-28 | 1973-03-19 |
-
1979
- 1979-09-07 JP JP11499379A patent/JPS5638830A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4823962U (ja) * | 1971-07-28 | 1973-03-19 |
Also Published As
Publication number | Publication date |
---|---|
JPS5638830A (en) | 1981-04-14 |
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