JPS6144440A - アライメント検出装置 - Google Patents
アライメント検出装置Info
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- JPS6144440A JPS6144440A JP60169558A JP16955885A JPS6144440A JP S6144440 A JPS6144440 A JP S6144440A JP 60169558 A JP60169558 A JP 60169558A JP 16955885 A JP16955885 A JP 16955885A JP S6144440 A JPS6144440 A JP S6144440A
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
- G01B7/00—Measuring arrangements characterised by the use of electric or magnetic techniques
- G01B7/30—Measuring arrangements characterised by the use of electric or magnetic techniques for measuring angles or tapers; for testing the alignment of axes
- G01B7/31—Measuring arrangements characterised by the use of electric or magnetic techniques for measuring angles or tapers; for testing the alignment of axes for testing the alignment of axes
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路（ＩＣ）を構成する半導体ウェーハ
上に形成される複数個の層間のアライメントを検出する
回路に関する。
上に形成される複数個の層間のアライメントを検出する
回路に関する。
ＩＣ処理において、半導体ウェー・・上に複数の層を蒸
着する必要がある。隣接する層に対する各層の正確なア
ライメントは、完成した製品が正しく機能するために必
蟹である。従来、各層のアライメントは、顕微鏡あるい
は他の光学的手段を用いて、回路を手動で検査すること
により、行なわれていた。
着する必要がある。隣接する層に対する各層の正確なア
ライメントは、完成した製品が正しく機能するために必
蟹である。従来、各層のアライメントは、顕微鏡あるい
は他の光学的手段を用いて、回路を手動で検査すること
により、行なわれていた。
従って、本発明の目的は、簡単で且つより精密に層のア
ライメントな行うことにある。
ライメントな行うことにある。
本発明の好適な実施例によれば、半導体処理における層
のアライメントの評価をするために電気的バーニア（ｅ
ｌｅｃｔｒｏｎｉｃ ｖｅｒｎｉｅｒ ） を筐用す
る。
のアライメントの評価をするために電気的バーニア（ｅ
ｌｅｃｔｒｏｎｉｃ ｖｅｒｎｉｅｒ ） を筐用す
る。
本発明にがかる実施例では第１導電層を第２導電層に、
導電層を非導電層に、半導体層を容量層にアライメント
を行うためのバーニアを提供する。
導電層を非導電層に、半導体層を容量層にアライメント
を行うためのバーニアを提供する。
第１Ａ図に集積回路（ＩＣ）処理評価のためのディジタ
ル・バーニアの構造を示す。導電ストリップ１０１〜１
０８はＩＣ上の第１４電層の一部である。導電ストリッ
プ１１１〜１１８はＩＣ上の第２導電層の一部である。
ル・バーニアの構造を示す。導電ストリップ１０１〜１
０８はＩＣ上の第１４電層の一部である。導電ストリッ
プ１１１〜１１８はＩＣ上の第２導電層の一部である。
第２導電層は第１導１１１層に隣接する。第１Ａ図にみ
られろよう（、導電ストリップ１０１は導電ス） ＩＪ
ランプ１１と接触し、導電ストリップ１０２は導電スト
リップ１１２と接触し、導電ストリップ１０３は導電ス
トリップ１１３と接触し、導電ストリップ１０４は導電
ストリップ１１４と接触し、導電ストリップ１０５は導
電ストリップ１１５と接触する。導電ストリップ１０６
−１１６．１０７−１１７゜１０８−１１８間は、接触
しない。
られろよう（、導電ストリップ１０１は導電ス） ＩＪ
ランプ１１と接触し、導電ストリップ１０２は導電スト
リップ１１２と接触し、導電ストリップ１０３は導電ス
トリップ１１３と接触し、導電ストリップ１０４は導電
ストリップ１１４と接触し、導電ストリップ１０５は導
電ストリップ１１５と接触する。導電ストリップ１０６
−１１６．１０７−１１７゜１０８−１１８間は、接触
しない。
アライメントは、次に説明するよｊＫＦＦ価することが
できる。導電ストリップ１０１〜１０８は電圧Ｖ羽（論
理ｌ）で、電圧源１２０に保持される。導電ス） ＩＪ
ツブＩｌｌ〜１１８は第１Ｃ図に示す検出回路１５０の
接続点１５１ Ｋ各別に接続される。検出回路１５０は
電圧計１５３および、接続点１５１を基準電圧（論理０
）に連結する抵抗蓼５２から構成される。
できる。導電ストリップ１０１〜１０８は電圧Ｖ羽（論
理ｌ）で、電圧源１２０に保持される。導電ス） ＩＪ
ツブＩｌｌ〜１１８は第１Ｃ図に示す検出回路１５０の
接続点１５１ Ｋ各別に接続される。検出回路１５０は
電圧計１５３および、接続点１５１を基準電圧（論理０
）に連結する抵抗蓼５２から構成される。
接続点１５１が導電ストリップｌ１ｌ−−１１５に接続
すると、電圧計１５３は論理ｌを検出する。接続点１５
１が導電ストリップ１１６〜１１８に接続すると、電圧
計１５３は論理Ｏを検出する。こうして検出回路１５０
は導電ストリップ１１５と導電ストリップ１１６間の電
圧遷移（ｖｏｌｔａｇｅ ｔｒａｎｓｉｔｉｏｎ ）を
検出する。
すると、電圧計１５３は論理ｌを検出する。接続点１５
１が導電ストリップ１１６〜１１８に接続すると、電圧
計１５３は論理Ｏを検出する。こうして検出回路１５０
は導電ストリップ１１５と導電ストリップ１１６間の電
圧遷移（ｖｏｌｔａｇｅ ｔｒａｎｓｉｔｉｏｎ ）を
検出する。
第１Ｂ図では、第２４電層は第１４電層に対して右方向
へ移動したことを示す。つまり、導電ストリップ１１１
−１１８は、導電ストリップｉｏ１〜されると、検出回
路１５０は導電ストリップ１１３と導電ストリップ１１
４間の電圧遷移を検出する。従って、電圧遷移がどこで
起っているかを検出することにより、第１％第２検出層
間の相対的位置が把握できる。第１Ａ図区示すバーニア
を、ＩＣ上に垂直（Ｙ方向）および水平（Ｘ方向）に設
置すると、層のアライメントをｘ、１両方向に検出する
ことが可能である。
へ移動したことを示す。つまり、導電ストリップ１１１
−１１８は、導電ストリップｉｏ１〜されると、検出回
路１５０は導電ストリップ１１３と導電ストリップ１１
４間の電圧遷移を検出する。従って、電圧遷移がどこで
起っているかを検出することにより、第１％第２検出層
間の相対的位置が把握できる。第１Ａ図区示すバーニア
を、ＩＣ上に垂直（Ｙ方向）および水平（Ｘ方向）に設
置すると、層のアライメントをｘ、１両方向に検出する
ことが可能である。
第１Ｄ図はＶ Ｅｓ＋〜ＶＥｏ と表示された３２個
のバーニア素子（Ｖ Ｅ３１− Ｖ Ｅ２ ＋とＶＥｏ
だゆを図示するンからなるバーニア１８１とＩＣ上に組
込むことも可能ないくつかの付加回路を示すブロック図
である。バーニア素子ＶＥ３１−ＶＥＯからのバーニア
出力は非復帰（ｄｅｂｏｕｎｃｉｎｇ ）回路１８２
Ｋ接続されへ第１Ｄ図中に、バーニア出力の例示１直１
８５を示鳴すなわち、バーニア素子ＶＥ３１〜ＶＥｚｔ
の出力はｌ″と表示され、（ｌ’は論理ｌを表わす入バ
ーニア素子ＶＥｚｓの出力は“０”と表示され（“０”
は論理０を表わす）、バーニア素子ＶＥ２Ｓ〜ＶＥｏの
出力は”Ｏ／ｌ“と表示されている（“０／ｌ”は出力
が膚埋０もしくは論理１となりうることを意味する）。
のバーニア素子（Ｖ Ｅ３１− Ｖ Ｅ２ ＋とＶＥｏ
だゆを図示するンからなるバーニア１８１とＩＣ上に組
込むことも可能ないくつかの付加回路を示すブロック図
である。バーニア素子ＶＥ３１−ＶＥＯからのバーニア
出力は非復帰（ｄｅｂｏｕｎｃｉｎｇ ）回路１８２
Ｋ接続されへ第１Ｄ図中に、バーニア出力の例示１直１
８５を示鳴すなわち、バーニア素子ＶＥ３１〜ＶＥｚｔ
の出力はｌ″と表示され、（ｌ’は論理ｌを表わす入バ
ーニア素子ＶＥｚｓの出力は“０”と表示され（“０”
は論理０を表わす）、バーニア素子ＶＥ２Ｓ〜ＶＥｏの
出力は”Ｏ／ｌ“と表示されている（“０／ｌ”は出力
が膚埋０もしくは論理１となりうることを意味する）。
非復帰回路１８２は非復帰素子Ｄ Ｅａｔ −ＤＥｏ
（非復帰素子ＤＥｓ＋〜ＤＥＣＩとＤＥｏのみ図示する
）で構成される。一般Ｋ、非復帰回路１８２は、バーニ
ア素子ＤＥ３１ の出力から、各バーニア素子の出力を
査定する。バーニア素子Ｖ Ｅ ｓ Ｉ〜ＶＥｏ の
出力が論理ｌであるかぎり、対応する非復Ｒ索子ＤＥａ
＋−ＤＥ。
（非復帰素子ＤＥｓ＋〜ＤＥＣＩとＤＥｏのみ図示する
）で構成される。一般Ｋ、非復帰回路１８２は、バーニ
ア素子ＤＥ３１ の出力から、各バーニア素子の出力を
査定する。バーニア素子Ｖ Ｅ ｓ Ｉ〜ＶＥｏ の
出力が論理ｌであるかぎり、対応する非復Ｒ索子ＤＥａ
＋−ＤＥ。
は論理０を出力する。しかし、非復帰素子が一旦バーニ
ア素子から論理Ｏを検出すると、残る非復帰素子は論理
ｌを出力する。例示値１８５に対応する非復帰回路１８
２に対し例示値１８６を示す。本明細書では上述した機
能を有する回路を非復帰回路という。図中、例示値１８
６はバーニア素子ＶＥ３１〜ＶＥｚｙ Ｋ対し論理Ｏ１
残りのバーニア素子に対し論理１となる。
ア素子から論理Ｏを検出すると、残る非復帰素子は論理
ｌを出力する。例示値１８５に対応する非復帰回路１８
２に対し例示値１８６を示す。本明細書では上述した機
能を有する回路を非復帰回路という。図中、例示値１８
６はバーニア素子ＶＥ３１〜ＶＥｚｙ Ｋ対し論理Ｏ１
残りのバーニア素子に対し論理１となる。
以上説明したように、非復帰回路１８２はその非復帰素
子Ｄ Ｅｓ＋〜ＤＥｏからの出力において、論理Ｏから
論理ｌへの遷移が単一に存在することを侑実にする。前
記遷移は論理Ｏを有するバーニア素子ｖＥ３Ｉ−ｖＥｏ
中で、最も桁が高いバーニア素子又・・生ずる。
子Ｄ Ｅｓ＋〜ＤＥｏからの出力において、論理Ｏから
論理ｌへの遷移が単一に存在することを侑実にする。前
記遷移は論理Ｏを有するバーニア素子ｖＥ３Ｉ−ｖＥｏ
中で、最も桁が高いバーニア素子又・・生ずる。
検出回路１８３は非復帰回路１８２からの出力を受信す
る。検出回路１８３は検出素子ＤＴａ＋−ＤＴｏ （検
出素子Ｄ’ｌｓ＋〜ＤＴ２１とＤＴｏのみ図示する）よ
り構成される。非復帰回路１８２かもの出力が論理０か
ら論理ｌへの遷移がなされる位置に対応する検出素子で
、検出回路１８３は論理１を発生する。他の検出素子で
は、全て図示するように、検出回路１８３から論理０な
発生する。例示値１８６，１８５に対応する例示値１８
７はｔａ埋ｌを検出素子ＤＴ２６の出力で示す。検出素
子ＤＴ２６の論理ｌの出力は、非復帰素子ＤＥ２６ の
出力で生ずる論理Ｏから論理１への遷移に対応する。
る。検出回路１８３は検出素子ＤＴａ＋−ＤＴｏ （検
出素子Ｄ’ｌｓ＋〜ＤＴ２１とＤＴｏのみ図示する）よ
り構成される。非復帰回路１８２かもの出力が論理０か
ら論理ｌへの遷移がなされる位置に対応する検出素子で
、検出回路１８３は論理１を発生する。他の検出素子で
は、全て図示するように、検出回路１８３から論理０な
発生する。例示値１８６，１８５に対応する例示値１８
７はｔａ埋ｌを検出素子ＤＴ２６の出力で示す。検出素
子ＤＴ２６の論理ｌの出力は、非復帰素子ＤＥ２６ の
出力で生ずる論理Ｏから論理１への遷移に対応する。
２進エンコーダ１８４は検出回路１８３の出力を受信し
、非復帰回路１８２の出力における論理Ｏから＃ｉｉｌ
ｌの遷移位置を示す２進コード数１８８を発生する。２
進コード数１８８は例示値１８７に対応しすなわち、２
進コード数１８８は非復帰回路１８２の出力が調理０か
も論理ｌへの遷移する位置、２６（１０進法）と等価な
１１０１ （２進法）となる。
、非復帰回路１８２の出力における論理Ｏから＃ｉｉｌ
ｌの遷移位置を示す２進コード数１８８を発生する。２
進コード数１８８は例示値１８７に対応しすなわち、２
進コード数１８８は非復帰回路１８２の出力が調理０か
も論理ｌへの遷移する位置、２６（１０進法）と等価な
１１０１ （２進法）となる。
第１Ｅ図は非復帰回路１８２内の非覆＠素子および検出
回路１８３内の検出素子の一実施例を示す。
回路１８３内の検出素子の一実施例を示す。
非復帰素子１６１−１６４は非復帰素子ＤＥ３１−ＤＥ
Ｏの構成態様を示す。たとえば、非復帰素子１６１はバ
ーニア素子からの入力１６１ ｉおよび前の非復帰素子
からの入力１６１ｃを有する。トランジスタ対１６８は
インバータとして動作し、トランジスタ対１６９はスイ
ッチとして動作する。入力１６１ ｉが論理０のとき、
トランジスタ１６９は、オフとなり、トランジスタ１６
６が、オンとなるので、論理１（第１Ｅ図中“＋”で示
す〕が出力１６１ｏとなり、また非復帰素子１６２の入
力１６２ｃへ伝達する。入力Ｌ６１ｉが論理ｌのときは
、トランジスタ１６６はオフとなり、トランジスタ対１
６９はオンになる。
Ｏの構成態様を示す。たとえば、非復帰素子１６１はバ
ーニア素子からの入力１６１ ｉおよび前の非復帰素子
からの入力１６１ｃを有する。トランジスタ対１６８は
インバータとして動作し、トランジスタ対１６９はスイ
ッチとして動作する。入力１６１ ｉが論理０のとき、
トランジスタ１６９は、オフとなり、トランジスタ１６
６が、オンとなるので、論理１（第１Ｅ図中“＋”で示
す〕が出力１６１ｏとなり、また非復帰素子１６２の入
力１６２ｃへ伝達する。入力Ｌ６１ｉが論理ｌのときは
、トランジスタ１６６はオフとなり、トランジスタ対１
６９はオンになる。
つまり、トランジスタ対１６９は入力１６１ｃの値を出
力１６１ｏおよび入力１６２ｃに伝達する。非復帰素子
１６２〜１６４ は非復帰素子１６１と同様に動作す
る。
力１６１ｏおよび入力１６２ｃに伝達する。非復帰素子
１６２〜１６４ は非復帰素子１６１と同様に動作す
る。
検出素子１７１Ｓ−１７４は検出素子ＤＥ３１〜ＤＥＯ
の構成な示す。検出素子１７１内のトランジスタ１７６
はスイッチとして動作する。前の検出素子からの入力１
７１ｃが論理０の場合、出力１６１ｏの値は出力１７１
０に伝達する。入力１７１ｃが論理ｌの場合、空乏層ト
ランジスタ１７７は出力１７１ｏを論理Ｏ（論理Ｏは第
１Ｅ図中の接地で示すンにおとす。
の構成な示す。検出素子１７１内のトランジスタ１７６
はスイッチとして動作する。前の検出素子からの入力１
７１ｃが論理０の場合、出力１６１ｏの値は出力１７１
０に伝達する。入力１７１ｃが論理ｌの場合、空乏層ト
ランジスタ１７７は出力１７１ｏを論理Ｏ（論理Ｏは第
１Ｅ図中の接地で示すンにおとす。
検出素子１７２への入力１７２ｃは図示するようにトラ
ンジスタ１７６ Ｋ接続する。検出素子１７２〜１７４
は検出素子１７１と同様に動作する。
ンジスタ１７６ Ｋ接続する。検出素子１７２〜１７４
は検出素子１７１と同様に動作する。
第１Ａ図に示す各導電ストリップ対、たとえば１０１と
ｉｌｌ、１０２と１１２，１０３と１１３等はバーニア
素子を構成する。第１Ａ図中の各バーニア素子は、にか
ら右へ向かって、第２層上の導電ストリング（４電スト
リツプ１１１〜１１８）は第１層上の導電ストリップ（
導電ストリップ１０１−１０８）に対し、増分距離１４
２（第１Ｆ図参照）だけ移動する。この増分距離１４２
は全てのバーニア素子に関して、一様である。
ｉｌｌ、１０２と１１２，１０３と１１３等はバーニア
素子を構成する。第１Ａ図中の各バーニア素子は、にか
ら右へ向かって、第２層上の導電ストリング（４電スト
リツプ１１１〜１１８）は第１層上の導電ストリップ（
導電ストリップ１０１−１０８）に対し、増分距離１４
２（第１Ｆ図参照）だけ移動する。この増分距離１４２
は全てのバーニア素子に関して、一様である。
第１Ｆ図で増分距離１４２を２つのバーニア素子を用い
て計算する方法を説明する。第１距離１３１は導電スト
リップ１１１の前縁１１１ａと導電ストリップ１０１の
前縁１ｏｔａ間の距離である。第２距離１３２は導電ス
トリップ１１２の前縁１１２ａと導電ストリップ１０２
の前縁１０２ａ間の距離である。増分距離１４２）”！
、第１ ｆｆｉ！ １３１ 、！：、第２距離１３２１
７）差成分である。
て計算する方法を説明する。第１距離１３１は導電スト
リップ１１１の前縁１１１ａと導電ストリップ１０１の
前縁１ｏｔａ間の距離である。第２距離１３２は導電ス
トリップ１１２の前縁１１２ａと導電ストリップ１０２
の前縁１０２ａ間の距離である。増分距離１４２）”！
、第１ ｆｆｉ！ １３１ 、！：、第２距離１３２１
７）差成分である。
さらに、増分距離１４２は、アライメント誤差の量を計
算するために２進コードａ１８８と組合せて用いること
ができる。たとえば、増分距離１４２が値ＤＹ有し、２
進コード数【８８は値Ｖ＋を有するが、第１層と第２／
＊のアライメントが正しくなされているならば値Ｖｏを
有するという場合、アライメント誤差の量は次式で求め
ることができる。
算するために２進コードａ１８８と組合せて用いること
ができる。たとえば、増分距離１４２が値ＤＹ有し、２
進コード数【８８は値Ｖ＋を有するが、第１層と第２／
＊のアライメントが正しくなされているならば値Ｖｏを
有するという場合、アライメント誤差の量は次式で求め
ることができる。
Ｍ 二Ｄ ｘ ｌ Ｖｏ Ｖ＋ １
第２Ａ図は他の導電ストリップの実施例の構成図である
。導電ストリップ２０１〜２１２は第１導電層の一部で
、導電ストリング２２１〜２３２は第２４Ｍ１Ｍの一部
である。第２Ａ図において、導電ストリップ２０１〜２
０４および２０９〜２１２は各々導電ストリップ２２１
〜２２４および２２９〜２３２と接触する。
。導電ストリップ２０１〜２１２は第１導電層の一部で
、導電ストリング２２１〜２３２は第２４Ｍ１Ｍの一部
である。第２Ａ図において、導電ストリップ２０１〜２
０４および２０９〜２１２は各々導電ストリップ２２１
〜２２４および２２９〜２３２と接触する。
導電ストリップ２０５〜２０８と導電ストリップ２２５
〜２２８間は接触しない。従って、！２人図には２つの
遷移すなわち導電ス） ＩＪツブ２２４−２２５間の第
１遷移および４ｔストリップ２２８．−２２９間の第２
遷移が存在する。
〜２２８間は接触しない。従って、！２人図には２つの
遷移すなわち導電ス） ＩＪツブ２２４−２２５間の第
１遷移および４ｔストリップ２２８．−２２９間の第２
遷移が存在する。
第２Ｂ図では、第２４ｍ層は、第１’ｌ１層に対し右へ
移動する。従って、導電ストリップ２２２−２２３間で
第１遷移が、導電ストリップ２２６−２２７間で第２Ａ
遷移が生ずる。
移動する。従って、導電ストリップ２２２−２２３間で
第１遷移が、導電ストリップ２２６−２２７間で第２Ａ
遷移が生ずる。
第２Ａ図に示すように、２つの遷移のあるバーニアを用
いると、ＩＣ処理の自由度が高（なる。
いると、ＩＣ処理の自由度が高（なる。
たとえば、第１Ａ図の導電ストリップｌＯ１〜１０８お
よび１１１−１１８がエツチングにより形成される場合
、エツチングの不足（ｕｎｄｅｒ ｅｔｃｈ ）又は超
過（ｏｖｅｒ ｅｔｃｈ ）により遷移の配置に変化が
生じ、それによってアライメントの決定が不確実になっ
て超過によって、２つの遷移点の位置に変化が生じるが
、これら遷移点の相対的中心は同じ位置のままである。
よび１１１−１１８がエツチングにより形成される場合
、エツチングの不足（ｕｎｄｅｒ ｅｔｃｈ ）又は超
過（ｏｖｅｒ ｅｔｃｈ ）により遷移の配置に変化が
生じ、それによってアライメントの決定が不確実になっ
て超過によって、２つの遷移点の位置に変化が生じるが
、これら遷移点の相対的中心は同じ位置のままである。
そこで、！！！移点の相対中心を層のアライメントを決
定するのに用いることができる。
定するのに用いることができる。
上述のバーニアは２ｊ−間で動作するように設計されて
いる。非導電性層に用いることのできるバーニアも構成
することができる。たとえば、第３Ａ図に、導電ストリ
ップ３０１を有する第１導電層、窓３０２ａを有する非
導電層３０２、および導電ストリップ３０３を有する第
２４電ノーのアライメントのためのバーニアを構成する
バーニア素子を示す。
いる。非導電性層に用いることのできるバーニアも構成
することができる。たとえば、第３Ａ図に、導電ストリ
ップ３０１を有する第１導電層、窓３０２ａを有する非
導電層３０２、および導電ストリップ３０３を有する第
２４電ノーのアライメントのためのバーニアを構成する
バーニア素子を示す。
第３Ａ図において、導電ストリップ３０１は窓３０２ａ
を介して導電ストリップ３０３と接触する。第３Ｂ’図
において、第３Ａ図のバーニア素子は、非導電層３０２
を第１および第２導電ストリンプに対してにに移動する
。第３Ｂ図では、窓３０２ａが導電ストリップ３０１お
よび３０３ Ｋ対して移動しているので、導電ストリッ
プ３０１は導電ストリップ３０３と電気的に接続しない
。第３Ａ図および第３Ｂ図に示すバーニア素子を用いて
、＠ ２ Ａ１１ＱＪ４２ Ｂ図Ｏバーニア回路と同様
なバーニア回路を構成することができる。
を介して導電ストリップ３０３と接触する。第３Ｂ’図
において、第３Ａ図のバーニア素子は、非導電層３０２
を第１および第２導電ストリンプに対してにに移動する
。第３Ｂ図では、窓３０２ａが導電ストリップ３０１お
よび３０３ Ｋ対して移動しているので、導電ストリッ
プ３０１は導電ストリップ３０３と電気的に接続しない
。第３Ａ図および第３Ｂ図に示すバーニア素子を用いて
、＠ ２ Ａ１１ＱＪ４２ Ｂ図Ｏバーニア回路と同様
なバーニア回路を構成することができる。
ｉＪＡ図は、半導体ストリップ４０１を有する拡散層（
ｉｓｌａｎｄ） およびデート４０３を有する多結晶
シリコン層からなる２つＯ半導体層のアライメントのた
めのバーニア回路を構成するバーニア素子を示す。接点
４０４を介して、多結晶シリコン層は基準電圧（論理Ｏ
）となる。ゲート４０３のすぐ下の半導体ス） ＩＪラ
ンプ０１の部分はその非導通状態にバイアスされる。し
かし、導通チャネル４０２を設けることによって、半導
体ストリップ４０１上の位置４０１ａ、４０１ｂ間の導
通を可能とする。第４Ｂ４Ｂ図では導通チャネル４０２
は消失し、位置４０１ａ、４０１ｂ間は導通されない。
ｉｓｌａｎｄ） およびデート４０３を有する多結晶
シリコン層からなる２つＯ半導体層のアライメントのた
めのバーニア回路を構成するバーニア素子を示す。接点
４０４を介して、多結晶シリコン層は基準電圧（論理Ｏ
）となる。ゲート４０３のすぐ下の半導体ス） ＩＪラ
ンプ０１の部分はその非導通状態にバイアスされる。し
かし、導通チャネル４０２を設けることによって、半導
体ストリップ４０１上の位置４０１ａ、４０１ｂ間の導
通を可能とする。第４Ｂ４Ｂ図では導通チャネル４０２
は消失し、位置４０１ａ、４０１ｂ間は導通されない。
第４八欧冶Ｂ図に示されたバーニア素子を用いて、第２
ｈｉ治Ｂ図Ｏバーニア回路と同様なバーニア回路を構
成することができる。
ｈｉ治Ｂ図Ｏバーニア回路と同様なバーニア回路を構
成することができる。
従って、ＩＣを構成する半導体クエーハ上の多数り層の
アライメントを電気的バーニアと、簡単な付加回路を用
いて、容易に且つ精密に行うことができる。また、導電
層だけでなく非導電層やエツチング処理された層等に関
しても、同様な方法で、簡単にアライメントを行うこと
ができる。
アライメントを電気的バーニアと、簡単な付加回路を用
いて、容易に且つ精密に行うことができる。また、導電
層だけでなく非導電層やエツチング処理された層等に関
しても、同様な方法で、簡単にアライメントを行うこと
ができる。
１１Ａ図および第１Ｂ図は、本発明の一実施例である２
つの導１ｆｆｌのアライメントを検出するためのバーニ
アの構成図。 第１Ｃ図は、各バーニアに接続される検出器の回路図。 第１Ｄ図は、本発明のバーニア検出部の構成ム第１Ｅ図
は、前記検出部に内蔵される非復帰回路と検出回路の回
路図。 ＭＩＦ図は、アライメント誤差によるバーニアの増分距
離を示す図。 第２Ａ図および第２Ｂ図は、本発明にかかる他の実施例
のバーニアの構成図。 第３Ａ図および第３Ｂ図は、２つの導電層と非導電層と
のアライメントを検出するだめのバーニアの構成図。 第４Ａ図および第４Ｂ図は、半導体層と容量層とのアラ
イメントを検出するためのバーニアの構成図。 １２０：電圧源、１５１：接続部、 １５２：抵抗器、 １５３：電圧計、１０１″−１０
＆１１１−１１８，２０１〜２０８，２２１〜２３２．
３０１．３０３＝導電ストリツプ。 １８１：バーニア回路。 １６１．１８２ ：非復帰回路、 １７１．１８３ ：検出回路、 １８４：二進エンコーダ、 ３６２：非導ＴＩＬＩ１１． ４０１：半導体ストリップ、 ４０３：多結晶シリコン層。 出願人 横筒・ヒユーレット・パッカード株式会社代理
人 弁理士 長 谷 川 次 男一 Ｂ
つの導１ｆｆｌのアライメントを検出するためのバーニ
アの構成図。 第１Ｃ図は、各バーニアに接続される検出器の回路図。 第１Ｄ図は、本発明のバーニア検出部の構成ム第１Ｅ図
は、前記検出部に内蔵される非復帰回路と検出回路の回
路図。 ＭＩＦ図は、アライメント誤差によるバーニアの増分距
離を示す図。 第２Ａ図および第２Ｂ図は、本発明にかかる他の実施例
のバーニアの構成図。 第３Ａ図および第３Ｂ図は、２つの導電層と非導電層と
のアライメントを検出するだめのバーニアの構成図。 第４Ａ図および第４Ｂ図は、半導体層と容量層とのアラ
イメントを検出するためのバーニアの構成図。 １２０：電圧源、１５１：接続部、 １５２：抵抗器、 １５３：電圧計、１０１″−１０
＆１１１−１１８，２０１〜２０８，２２１〜２３２．
３０１．３０３＝導電ストリツプ。 １８１：バーニア回路。 １６１．１８２ ：非復帰回路、 １７１．１８３ ：検出回路、 １８４：二進エンコーダ、 ３６２：非導ＴＩＬＩ１１． ４０１：半導体ストリップ、 ４０３：多結晶シリコン層。 出願人 横筒・ヒユーレット・パッカード株式会社代理
人 弁理士 長 谷 川 次 男一 Ｂ
Claims (1)
- 【特許請求の範囲】 集積回路における一方の層と他方の層との間のアライメ
ントを電気的に検出する手段と、 前記手段に接続されて符号化されたアライメントを示す
信号を出力する出力手段とを具備して成るアライメント
検出装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/636,480 US4566193A (en) | 1984-07-31 | 1984-07-31 | Use of an electronic vernier for evaluation of alignment in semiconductor processing |
| US636480 | 1984-07-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6144440A true JPS6144440A (ja) | 1986-03-04 |
Family
ID=24552086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60169558A Pending JPS6144440A (ja) | 1984-07-31 | 1985-07-31 | アライメント検出装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4566193A (ja) |
| JP (1) | JPS6144440A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008050461A1 (ja) * | 2006-10-24 | 2010-02-25 | グローリー株式会社 | 紙葉類計数装置 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4647850A (en) * | 1984-10-05 | 1987-03-03 | Burroughs Corporation | Integrated circuit for measuring mask misalignment |
| JPS61123868A (ja) * | 1984-11-21 | 1986-06-11 | キヤノン株式会社 | パネル基板の位置合せ保証方法 |
| US4794393A (en) * | 1986-08-22 | 1988-12-27 | Imran Mir A | Device for measuring parameters on electrocardiogram strip recordings |
| US5130660A (en) * | 1991-04-02 | 1992-07-14 | International Business Machines Corporation | Miniature electronic device aligner using capacitance techniques |
| US5326363A (en) * | 1992-09-14 | 1994-07-05 | Zimmer, Inc. | Provisional implant |
| CA2143760A1 (en) * | 1993-08-02 | 1995-02-09 | David A. Vanyek | Apparatus and method for detecting alignment of contacts in a multi-substrate electronic assembly |
| JP3625530B2 (ja) * | 1995-06-12 | 2005-03-02 | ヒューレット・パッカード・カンパニー | 位置検出装置及び位置検出方法 |
| US6209218B1 (en) * | 1998-07-22 | 2001-04-03 | Michael Della Polla | Squaring system |
| US6647311B1 (en) * | 1999-11-18 | 2003-11-11 | Raytheon Company | Coupler array to measure conductor layer misalignment |
| US6518679B2 (en) | 2000-12-15 | 2003-02-11 | International Business Machines Corporation | Capacitive alignment structure and method for chip stacking |
| US6925411B1 (en) * | 2003-04-02 | 2005-08-02 | Sun Microsystems, Inc. | Method and apparatus for aligning semiconductor chips using an actively driven vernier |
| KR100666176B1 (ko) * | 2005-08-04 | 2007-01-09 | 삼성전자주식회사 | 반도체 장치의 탐침정렬 확인회로 및 탐침정렬 확인방법 |
| EP1763078B1 (en) | 2005-09-09 | 2013-04-10 | STMicroelectronics Srl | Alignment measurement system to determine alignment between chips |
| US7193423B1 (en) * | 2005-12-12 | 2007-03-20 | International Business Machines Corporation | Wafer-to-wafer alignments |
| US9658281B2 (en) * | 2013-10-25 | 2017-05-23 | Taiwan Semiconductor Manufacturing Company Limited | Alignment testing for tiered semiconductor structure |
| US11003164B2 (en) * | 2019-08-30 | 2021-05-11 | Micron Technology, Inc. | Methods for aligning a physical layer to a pattern formed via multi-patterning, and associated systems |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3297941A (en) * | 1963-01-23 | 1967-01-10 | Sogenique Electronics Ltd | Position-sensitive apparatus |
| US3221256A (en) * | 1963-05-15 | 1965-11-30 | Whittaker Corp | Electrostatic position transducer |
| CH550378A (de) * | 1972-09-07 | 1974-06-14 | Maag Zahnraeder & Maschinen Ag | Vorrichtung zur kapazitiven winkel- oder laengenmessung. |
| US3961318A (en) * | 1975-01-17 | 1976-06-01 | Inductosyn Corporation | Electrostatic position-measuring transducer |
| GB2097128B (en) * | 1981-04-16 | 1984-12-12 | Medwin Albert H | Electrical vernier measuring apparatus |
-
1984
- 1984-07-31 US US06/636,480 patent/US4566193A/en not_active Expired - Lifetime
-
1985
- 1985-07-31 JP JP60169558A patent/JPS6144440A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008050461A1 (ja) * | 2006-10-24 | 2010-02-25 | グローリー株式会社 | 紙葉類計数装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4566193A (en) | 1986-01-28 |
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