JPS6142360B2 - - Google Patents
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- JPS6142360B2 JPS6142360B2 JP56101588A JP10158881A JPS6142360B2 JP S6142360 B2 JPS6142360 B2 JP S6142360B2 JP 56101588 A JP56101588 A JP 56101588A JP 10158881 A JP10158881 A JP 10158881A JP S6142360 B2 JPS6142360 B2 JP S6142360B2
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- JP
- Japan
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- memory
- circuit
- signal
- fuse
- data
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Links
- 230000015654 memory Effects 0.000 claims abstract description 82
- 230000002950 deficient Effects 0.000 claims abstract description 14
- 238000013500 data storage Methods 0.000 claims description 15
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- 238000007664 blowing Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は各メモリセルの良、不良を判定し、
不要の場合には、良品のものと交換するように回
路修正を行なうことによつて良品率を高めるよう
にした半導体記憶装置に関する。 半導体記憶装置（以下単にメモリと略称する）
ではたとえ１ビツトのメモリセルのみが不良であ
つても不良品となる。そこでメモリセルの数の極
めて多い大容量メモリでは、主記憶部と予備記憶
部のように二つの記憶部を設けることが一般的で
ある。このメモリは、製造時では主記憶部内のメ
モリセルが使用されるような配線状態としてお
き、このメモリの完成後に上記主記憶部内のすべ
てのメモリセルの良、不良を判定し、不良のメモ
リセルがあれば配線を変更することによつてこの
メモリセルを予備記憶部内の良品のメモリセルと
交換して、本来では不良品となるメモリを回路修
正によつて良品化するものである。 ところで上記主記憶部内のメモリセルの良、不
良判定、交換は、従来では外部テスト装置を用い
ることによつて行なつている。しかしながらこの
外部テスト装置は価格が極めて高価であるため、
従来では、メモリセルの良、不良判定およびメモ
リセルの交換処理に要するコストが高価となる欠
点がある。 この発明は上記のような事情を考慮してなされ
たものであり、その目的は、メモリセルからなる
主記憶部と予備記憶部とを備え主記憶部内の不良
のメモリセルを予備記憶部内の良品と交換するよ
うな半導体記憶装置において、メモリセルの良、
不良の判定および交換処理に要するコストを安価
とすることができる半導体記憶装置を提供するこ
とにある。 以下図面を参照してこの発明の一実施例を説明
する。第１図において１は複数のメモリセルから
なるデータ記憶部であり、このデータ記憶部１は
主記憶部１Ａと予備記憶部１Ｂとから構成されて
いる。上記データ記憶部１内の主記憶部１Ａおよ
び予備記憶部１Ｂとは、プログラマブルROMに
よつて構成されたアドレスデコーダ２によつてア
ドレス指定されるようになつているが、製造後の
段階では主記憶部１Ａ内のメモリセルのみがアド
レス指定されるようにアドレスデコーダ２がプロ
グラムされている。また３は通常のデータ書き込
み時および読み出し時に上記アドレスデコーダ２
にアドレス信号を与えるためのアドレス信号線で
あり、４は上記アドレスデコーダ２によつてアド
レス指定されるデータ記憶部１内のメモリセルに
書き込むためのあるいはメモリセルから読み出さ
れるデータを伝達するためのデータ線である。そ
して上記データ記憶部１とアドレスデコーダ２に
は外部からの電源電圧ＶCCが直接与えられるよう
になつている。上記データ記憶部１とアドレスデ
コーダ２とで通常のメモリ（半導体記憶装置）を
構成するが、この発明のメモリではこの他にアド
レスカウンタ５、データ発生回路６、データ比較
回路７、電源切り離し回路８、制御回路９および
フユーズ１０からなるテスト制御回路１１を設
け、このテスト制御回路１１を上記データ記憶部
１およびアドレスデコーダ２と共に同一の集積回
路内に形成して１チツプ化するようにしたもので
ある。そしてテスト制御回路１１内のアドレスカ
ウンタ５、データ発生回路６、データ比較回路
７、電源切り離し回路８および制御回路９はフユ
ーズ１０を介して上記電源電圧ＶCCが与えられる
ようになつていて、この電圧が与えられるとそれ
ぞれ動作を開始するようになつている。 アドレスカウンタ５は制御回路９から送られて
くるパルスを順次カウントし、このカウント値を
アドレス信号として上記アドレスデコーダ２に送
る。したがつてアドレスカウンタ５がパルスを順
次カウントしている時には、アドレスデコーダ２
によつて主記憶部１Ａ内のメモリセルが順次アド
レス指定される。 データ発生回路６は、制御回路９の制御の下
に、主記憶部１内の各メモリセルの良、不良を判
定するためのデータを発生し、このデータが主記
憶部１Ａに送られると共にデータ比較回路７にも
送られる。 上記データが送られると、主記憶部１Ａはアド
レスデコーダ２によつてアドレス指定されたメモ
リセル内にこのデータをいつたん記憶し、再びこ
のデータを読み出す。そしてこの読み出されたデ
ータはデータ比較回路７に送られる。 データ比較回路７は、制御回路９の制御の下
に、データ発生回路６からのデータと主記憶部１
Ａ内のメモリセルから読み出されたデータとを比
較することによつてそのメモリセルの良、不良を
判定し、この判定結果は制御回路９に送られる。 制御回路９は上記データ比較回路７から送られ
てくる判定結果に基づいて、アドレスカウンタ５
にパルスを再び送るかあるいはアドレスデコーダ
２に再プログラムの指令を送る。 アドレスデコーダ２は再プログラムの指令が送
られてくると、その直前に良、不良の判定が行な
われたメモリセルが不良であるものとして再プロ
グラムを実行し、不良メモリセルのある行アドレ
スあるいは列アドレスを予備記憶部１Ｂ内のメモ
リセルに対応したものと交換する。したがつて記
憶部１Ａ内の不良メモリセルは予備記憶部１Ｂ内
の良品のメモリセルと交換されることになる。 また制御回路９は主記憶部１Ａ内のすべてのメ
モリセルに対する良、不良の判定、交換が終了す
ると電源切り離し回路８に電源切り離しの指令を
送る。 電源切り離し回路８は電源切り離しの指令が送
られてくると、内部に持つ電圧昇圧回路を動作さ
せて高電圧を得、この高電圧を使用してフユーズ
１０を溶断することによつてテスト制御回路１１
を電源電圧ＶCCから切り離す。 したがつて外部から電源電圧ＶCCを与えること
によつて、自動的に主記憶部１Ａ内のすべてのメ
モリセルに対して良、不良の判定、およびメモリ
の交換が行なわれる。 このように上記メモリはメモリセルの良、不良
判定のための手段、メモリセル交換のための手段
を同一集積回路内に設けた構成となつているため
に、個々のチツプサイズは大きくなるが大量生産
の効果によつて、従来のように外部テスト装置を
使用した場合よりも、メモリセルの良、不良の判
定および交換処理に要するコストを安価とするこ
とができる。しかも良、不良の判定、メモリセル
の交換が終了した後はテスト制御回路１１が電源
から切り離されるために、実際にこのメモリを使
用する時には余分な電力を消費することがない。 第２図は上記電源切り離し回路８の具体的な構
成図である。この回路８はノーマルオン型のデイ
プレツシヨン型MOSトランジスタ２１〜２５と
ノーマルオフ型のエンハンスメント型MOSトラ
ンジスタ２６〜２９およびコンデンサ３０からな
る電圧昇圧回路３１と、この電圧昇圧回路３１の
出力電圧をゲート入力とし一端が前記フユーズ１
０の一端に、他端がアース電位にそれぞれ接続さ
れたフユーズ溶断用のエンハンスメント型MOS
トランジスタ３２とから構成されている。 上記構成でなる電源切り離し回路８では、第３
図の波形図に示すように、制御回路９からの指令
信号ＡがＶCCレベルのときには動作せずトランジ
スタ３２のゲートに与えられる信号Ｅもアース
（GND）レベルである。ところが信号Ａがアース
レベルに変化すると、信号Ｄ、信号Ｂ、信号Ｅ、
信号Ｂ、信号Ｃ、信号Ｅの順に変化して信号Ｅは
ＶCCの２倍の2VCCに昇圧される。このとき、信
号Ｅが2VCC、信号ＤがＶCC、信号ＢがGNDであ
り、トランジスタ２２のゲート電圧は信号Ｄに対
して負の電位となるためにこのトランジスタ２２
はカツトオフするため2VCCに昇圧された信号Ｅ
がトランジスタ３２のゲートに加わることにな
る。したがつてフユーズ１０にはトランジスタ３
２を介して大電流が流れ、この後溶断することに
なる。 なおこの発明は上記実施例に限定されるもので
はなく、たとえばフユーズ１０は単独で設ける場
合について説明したが、これはアドレスデコーダ
２を構成するプログラマブルROMのうちの一つ
の素子をフユーズ１０の代りに用いることもでき
る。また電圧昇圧回路３１の構成も第２図に示す
ものに限定されるものではなく種々のものが利用
できる。 以上説明したようにこの発明によれば、メモリ
セルからなる主記憶部と予備記憶部とを備えたデ
ータ記憶回路と、このデータ記憶回路と同一の集
積回路内に形成されしかもこのデータ記憶回路に
与えられる電源によつて駆動され、上記主記憶部
内のすべてのメモリセルの良、不良を判定し、不
良と判定されたメモリセルを上記予備記憶部内の
メモリセルと交換すると共に、上記主記憶部内の
すべてのメモリセルに対する判定、交換が終了し
た後に、上記電源から切り離されるテスト制御回
路とを具備したことにより、大量生産の効果によ
つて、メモリセルの良、不良の判定および交換処
理に要するコストを安価とすることができる半導
体記憶装置を提供することができる。
不要の場合には、良品のものと交換するように回
路修正を行なうことによつて良品率を高めるよう
にした半導体記憶装置に関する。 半導体記憶装置（以下単にメモリと略称する）
ではたとえ１ビツトのメモリセルのみが不良であ
つても不良品となる。そこでメモリセルの数の極
めて多い大容量メモリでは、主記憶部と予備記憶
部のように二つの記憶部を設けることが一般的で
ある。このメモリは、製造時では主記憶部内のメ
モリセルが使用されるような配線状態としてお
き、このメモリの完成後に上記主記憶部内のすべ
てのメモリセルの良、不良を判定し、不良のメモ
リセルがあれば配線を変更することによつてこの
メモリセルを予備記憶部内の良品のメモリセルと
交換して、本来では不良品となるメモリを回路修
正によつて良品化するものである。 ところで上記主記憶部内のメモリセルの良、不
良判定、交換は、従来では外部テスト装置を用い
ることによつて行なつている。しかしながらこの
外部テスト装置は価格が極めて高価であるため、
従来では、メモリセルの良、不良判定およびメモ
リセルの交換処理に要するコストが高価となる欠
点がある。 この発明は上記のような事情を考慮してなされ
たものであり、その目的は、メモリセルからなる
主記憶部と予備記憶部とを備え主記憶部内の不良
のメモリセルを予備記憶部内の良品と交換するよ
うな半導体記憶装置において、メモリセルの良、
不良の判定および交換処理に要するコストを安価
とすることができる半導体記憶装置を提供するこ
とにある。 以下図面を参照してこの発明の一実施例を説明
する。第１図において１は複数のメモリセルから
なるデータ記憶部であり、このデータ記憶部１は
主記憶部１Ａと予備記憶部１Ｂとから構成されて
いる。上記データ記憶部１内の主記憶部１Ａおよ
び予備記憶部１Ｂとは、プログラマブルROMに
よつて構成されたアドレスデコーダ２によつてア
ドレス指定されるようになつているが、製造後の
段階では主記憶部１Ａ内のメモリセルのみがアド
レス指定されるようにアドレスデコーダ２がプロ
グラムされている。また３は通常のデータ書き込
み時および読み出し時に上記アドレスデコーダ２
にアドレス信号を与えるためのアドレス信号線で
あり、４は上記アドレスデコーダ２によつてアド
レス指定されるデータ記憶部１内のメモリセルに
書き込むためのあるいはメモリセルから読み出さ
れるデータを伝達するためのデータ線である。そ
して上記データ記憶部１とアドレスデコーダ２に
は外部からの電源電圧ＶCCが直接与えられるよう
になつている。上記データ記憶部１とアドレスデ
コーダ２とで通常のメモリ（半導体記憶装置）を
構成するが、この発明のメモリではこの他にアド
レスカウンタ５、データ発生回路６、データ比較
回路７、電源切り離し回路８、制御回路９および
フユーズ１０からなるテスト制御回路１１を設
け、このテスト制御回路１１を上記データ記憶部
１およびアドレスデコーダ２と共に同一の集積回
路内に形成して１チツプ化するようにしたもので
ある。そしてテスト制御回路１１内のアドレスカ
ウンタ５、データ発生回路６、データ比較回路
７、電源切り離し回路８および制御回路９はフユ
ーズ１０を介して上記電源電圧ＶCCが与えられる
ようになつていて、この電圧が与えられるとそれ
ぞれ動作を開始するようになつている。 アドレスカウンタ５は制御回路９から送られて
くるパルスを順次カウントし、このカウント値を
アドレス信号として上記アドレスデコーダ２に送
る。したがつてアドレスカウンタ５がパルスを順
次カウントしている時には、アドレスデコーダ２
によつて主記憶部１Ａ内のメモリセルが順次アド
レス指定される。 データ発生回路６は、制御回路９の制御の下
に、主記憶部１内の各メモリセルの良、不良を判
定するためのデータを発生し、このデータが主記
憶部１Ａに送られると共にデータ比較回路７にも
送られる。 上記データが送られると、主記憶部１Ａはアド
レスデコーダ２によつてアドレス指定されたメモ
リセル内にこのデータをいつたん記憶し、再びこ
のデータを読み出す。そしてこの読み出されたデ
ータはデータ比較回路７に送られる。 データ比較回路７は、制御回路９の制御の下
に、データ発生回路６からのデータと主記憶部１
Ａ内のメモリセルから読み出されたデータとを比
較することによつてそのメモリセルの良、不良を
判定し、この判定結果は制御回路９に送られる。 制御回路９は上記データ比較回路７から送られ
てくる判定結果に基づいて、アドレスカウンタ５
にパルスを再び送るかあるいはアドレスデコーダ
２に再プログラムの指令を送る。 アドレスデコーダ２は再プログラムの指令が送
られてくると、その直前に良、不良の判定が行な
われたメモリセルが不良であるものとして再プロ
グラムを実行し、不良メモリセルのある行アドレ
スあるいは列アドレスを予備記憶部１Ｂ内のメモ
リセルに対応したものと交換する。したがつて記
憶部１Ａ内の不良メモリセルは予備記憶部１Ｂ内
の良品のメモリセルと交換されることになる。 また制御回路９は主記憶部１Ａ内のすべてのメ
モリセルに対する良、不良の判定、交換が終了す
ると電源切り離し回路８に電源切り離しの指令を
送る。 電源切り離し回路８は電源切り離しの指令が送
られてくると、内部に持つ電圧昇圧回路を動作さ
せて高電圧を得、この高電圧を使用してフユーズ
１０を溶断することによつてテスト制御回路１１
を電源電圧ＶCCから切り離す。 したがつて外部から電源電圧ＶCCを与えること
によつて、自動的に主記憶部１Ａ内のすべてのメ
モリセルに対して良、不良の判定、およびメモリ
の交換が行なわれる。 このように上記メモリはメモリセルの良、不良
判定のための手段、メモリセル交換のための手段
を同一集積回路内に設けた構成となつているため
に、個々のチツプサイズは大きくなるが大量生産
の効果によつて、従来のように外部テスト装置を
使用した場合よりも、メモリセルの良、不良の判
定および交換処理に要するコストを安価とするこ
とができる。しかも良、不良の判定、メモリセル
の交換が終了した後はテスト制御回路１１が電源
から切り離されるために、実際にこのメモリを使
用する時には余分な電力を消費することがない。 第２図は上記電源切り離し回路８の具体的な構
成図である。この回路８はノーマルオン型のデイ
プレツシヨン型MOSトランジスタ２１〜２５と
ノーマルオフ型のエンハンスメント型MOSトラ
ンジスタ２６〜２９およびコンデンサ３０からな
る電圧昇圧回路３１と、この電圧昇圧回路３１の
出力電圧をゲート入力とし一端が前記フユーズ１
０の一端に、他端がアース電位にそれぞれ接続さ
れたフユーズ溶断用のエンハンスメント型MOS
トランジスタ３２とから構成されている。 上記構成でなる電源切り離し回路８では、第３
図の波形図に示すように、制御回路９からの指令
信号ＡがＶCCレベルのときには動作せずトランジ
スタ３２のゲートに与えられる信号Ｅもアース
（GND）レベルである。ところが信号Ａがアース
レベルに変化すると、信号Ｄ、信号Ｂ、信号Ｅ、
信号Ｂ、信号Ｃ、信号Ｅの順に変化して信号Ｅは
ＶCCの２倍の2VCCに昇圧される。このとき、信
号Ｅが2VCC、信号ＤがＶCC、信号ＢがGNDであ
り、トランジスタ２２のゲート電圧は信号Ｄに対
して負の電位となるためにこのトランジスタ２２
はカツトオフするため2VCCに昇圧された信号Ｅ
がトランジスタ３２のゲートに加わることにな
る。したがつてフユーズ１０にはトランジスタ３
２を介して大電流が流れ、この後溶断することに
なる。 なおこの発明は上記実施例に限定されるもので
はなく、たとえばフユーズ１０は単独で設ける場
合について説明したが、これはアドレスデコーダ
２を構成するプログラマブルROMのうちの一つ
の素子をフユーズ１０の代りに用いることもでき
る。また電圧昇圧回路３１の構成も第２図に示す
ものに限定されるものではなく種々のものが利用
できる。 以上説明したようにこの発明によれば、メモリ
セルからなる主記憶部と予備記憶部とを備えたデ
ータ記憶回路と、このデータ記憶回路と同一の集
積回路内に形成されしかもこのデータ記憶回路に
与えられる電源によつて駆動され、上記主記憶部
内のすべてのメモリセルの良、不良を判定し、不
良と判定されたメモリセルを上記予備記憶部内の
メモリセルと交換すると共に、上記主記憶部内の
すべてのメモリセルに対する判定、交換が終了し
た後に、上記電源から切り離されるテスト制御回
路とを具備したことにより、大量生産の効果によ
つて、メモリセルの良、不良の判定および交換処
理に要するコストを安価とすることができる半導
体記憶装置を提供することができる。
第１図はこの発明の一実施例のブロツク構成
図、第２図はその一部の具体図、第３図は第２図
回路の各部分の波形図である。 １……データ記憶部、１Ａ……主記憶部、１Ｂ
……予備記憶部、２……アドレスデコーダ、３…
…アドレス信号線、４……データ線、５……アド
レスカウンタ、６……データ発生回路、７……デ
ータ比較回路、８……電源切り離し回路、９……
制御回路、１０……フユーズ、１１……テスト制
御回路、２１〜２５……デイプレツシヨン型
MOSトランジスタ、２６〜２９……エンハンス
メント型MOSトランジスタ、３０……コンデン
サ、３１……電圧昇圧回路、３２……エンハンス
メント型MOSトランジスタ。
図、第２図はその一部の具体図、第３図は第２図
回路の各部分の波形図である。 １……データ記憶部、１Ａ……主記憶部、１Ｂ
……予備記憶部、２……アドレスデコーダ、３…
…アドレス信号線、４……データ線、５……アド
レスカウンタ、６……データ発生回路、７……デ
ータ比較回路、８……電源切り離し回路、９……
制御回路、１０……フユーズ、１１……テスト制
御回路、２１〜２５……デイプレツシヨン型
MOSトランジスタ、２６〜２９……エンハンス
メント型MOSトランジスタ、３０……コンデン
サ、３１……電圧昇圧回路、３２……エンハンス
メント型MOSトランジスタ。
Claims (1)
- １ メモリセルからなる主記憶部と予備記憶部と
を備えたデータ記憶回路と、このデータ記憶回路
と同一の集積回路内に形成されしかもこのデータ
記憶回路に与えられる電源によつて駆動され、上
記主記憶部内のすべてのメモリセルの良、不良を
判定し、不良と判定されたメモリセルを上記予備
記憶部内のメモリセルと交換すると共に、上記主
記憶部内のすべてのメモリセルに対する判定、交
換が終了した後に、上記電源から切り離されるテ
スト制御回路とを具備したことを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101588A JPS583198A (ja) | 1981-06-30 | 1981-06-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101588A JPS583198A (ja) | 1981-06-30 | 1981-06-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583198A JPS583198A (ja) | 1983-01-08 |
| JPS6142360B2 true JPS6142360B2 (ja) | 1986-09-20 |
Family
ID=14304541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101588A Granted JPS583198A (ja) | 1981-06-30 | 1981-06-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583198A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59185098A (ja) * | 1983-04-04 | 1984-10-20 | Oki Electric Ind Co Ltd | 自己診断回路内蔵型半導体メモリ装置 |
| JPS60109099A (ja) * | 1983-11-18 | 1985-06-14 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ装置の欠陥検出切替方式 |
| JPS63164100A (ja) * | 1986-12-26 | 1988-07-07 | Hiroshi Nakamura | 半導体集積回路メモリ |
| DE3728521A1 (de) * | 1987-08-26 | 1989-03-09 | Siemens Ag | Anordnung und verfahren zur feststellung und lokalisierung von fehlerhaften schaltkreisen eines speicherbausteins |
| JP3623004B2 (ja) * | 1994-03-30 | 2005-02-23 | 松下電器産業株式会社 | 電圧レベル変換回路 |
-
1981
- 1981-06-30 JP JP56101588A patent/JPS583198A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS583198A (ja) | 1983-01-08 |
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