JPS6142190Y2 - - Google Patents
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- Publication number
- JPS6142190Y2 JPS6142190Y2 JP7108782U JP7108782U JPS6142190Y2 JP S6142190 Y2 JPS6142190 Y2 JP S6142190Y2 JP 7108782 U JP7108782 U JP 7108782U JP 7108782 U JP7108782 U JP 7108782U JP S6142190 Y2 JPS6142190 Y2 JP S6142190Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- transistor
- input section
- diode
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 238000001514 detection method Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
Landscapes
- Safety Devices In Control Systems (AREA)
Description
【考案の詳細な説明】
本考案は、電子回路のワンポイント・フエイラ
の故障対策として、３個の検出回路の出力のう
ち、２つの出力を優先させて検出する２アウト・
オブ３冗長回路方式に関する。
の故障対策として、３個の検出回路の出力のう
ち、２つの出力を優先させて検出する２アウト・
オブ３冗長回路方式に関する。
従来、この種の回路は３つの検出信号が直接２
アウト・オブ３を構成しているトランジスタの制
御信号として用いられており、３つの検出回路の
うちの１つが常時HIGHレベルとなる単一点故障
モードに対して、その出力に接続されているトラ
ンジスタが常時ON状態となるため、インピーダ
ンスの変化に伴つて、出力レベルが変動してしま
うという欠点があつた。
アウト・オブ３を構成しているトランジスタの制
御信号として用いられており、３つの検出回路の
うちの１つが常時HIGHレベルとなる単一点故障
モードに対して、その出力に接続されているトラ
ンジスタが常時ON状態となるため、インピーダ
ンスの変化に伴つて、出力レベルが変動してしま
うという欠点があつた。
第１図はそのような従来の２アウト・オブ３回
路方式を示した図である。
路方式を示した図である。
第１図においてIC1〜IC3は検出用の演算増幅
器、Q1〜Q6は２アウト・オブ３回路のトランジ
スタである。
器、Q1〜Q6は２アウト・オブ３回路のトランジ
スタである。
演算増幅器IC1の出力によりトランジスタQ1，
Q3を制御し、演算増幅器IC2の出力によりトラン
ジスタQ2，Q5を制御し、さらに演算増幅器IC3に
より、トランジスタQ4，Q6を制御することによ
り２アウト・オブ３検出回路を構成している。演
算増幅器IC1〜IC3、トランジスタQ1〜Q6の単一
部品の故障においても出力端子５には制御信号が
出力されるようになつている。しかしながら、演
算増幅器IC1〜IC3の出力が常時HIGHレベル、常
時LOWレベルの単一点故障に対して、このICに
接続されている２つのトランジスタが常時ON状
態あるいは常時OFF状態となるため、上述のよ
うに出力インピーダンスが変動することにより出
力電圧も変動するという欠点があつた。
Q3を制御し、演算増幅器IC2の出力によりトラン
ジスタQ2，Q5を制御し、さらに演算増幅器IC3に
より、トランジスタQ4，Q6を制御することによ
り２アウト・オブ３検出回路を構成している。演
算増幅器IC1〜IC3、トランジスタQ1〜Q6の単一
部品の故障においても出力端子５には制御信号が
出力されるようになつている。しかしながら、演
算増幅器IC1〜IC3の出力が常時HIGHレベル、常
時LOWレベルの単一点故障に対して、このICに
接続されている２つのトランジスタが常時ON状
態あるいは常時OFF状態となるため、上述のよ
うに出力インピーダンスが変動することにより出
力電圧も変動するという欠点があつた。
本考案の目的は、これらの欠点を除去し検出回
路の単一故障モード、特に出力のオープン故障、
常時HIGHレベル故障に対しても安定した出力を
供給することのできる２アウト・オブ３冗長回路
方式を提供することにある。
路の単一故障モード、特に出力のオープン故障、
常時HIGHレベル故障に対しても安定した出力を
供給することのできる２アウト・オブ３冗長回路
方式を提供することにある。
前記目的を達成するために本考案による２アウ
ト・オブ３冗長回路方式は、第１、第２、第３の
検出信号をそれぞれ入力とする第１、第２、第３
の検出器と、２個のトランジスタを縦続接続した
第１、第２、第３のトランジスタ縦続回路を並列
接続して成り、第１、第２のトランジスタ縦続回
路のそれぞれ一方のトランジスタのベース間を接
続した第１入力部、第１のトランジスタ縦続回路
の他方のトランジスタのベースと第３のトランジ
スタ縦続回路の一方のトランジスタのベース間を
接続した第２入力部および第２のトランジスタ縦
続回路の他方のトランジスタのベース部と第３の
トランジスタ縦続回路の他方のベース間を接続し
た第３入力部を有する２アウト・オブ３回路と、
前記第１の検出回路出力と前記第１入力部間に逆
方向に接続された第１のダイオードと、前記第２
の検出器出力と前記第１入力部に順方向に接続さ
れた第２のダイオードと、第３の検出器出力と前
記第１入力部間に順方向に接続された第３のダイ
オードと、前記第２の検出器出力と前記第２入力
部間に逆方向に接続された第４のダイオードと、
前記第３の検出器出力と前記第２入力部間に順方
向に接続された第５のダイオードと、前記第１の
検出器出力と前記第２入力部間に順方向に接続さ
れた第６のダイオードと、前記第３の検出器と前
記第３入力部間に逆方向に接続された第７のダイ
オードと、前記第１の検出器と前記第３入力部間
に順方向に接続された第８のダイオードと、前記
第２の検出器出力と前記第３入力部間に順方向に
接続された第９のダイオードとから構成してあ
る。
ト・オブ３冗長回路方式は、第１、第２、第３の
検出信号をそれぞれ入力とする第１、第２、第３
の検出器と、２個のトランジスタを縦続接続した
第１、第２、第３のトランジスタ縦続回路を並列
接続して成り、第１、第２のトランジスタ縦続回
路のそれぞれ一方のトランジスタのベース間を接
続した第１入力部、第１のトランジスタ縦続回路
の他方のトランジスタのベースと第３のトランジ
スタ縦続回路の一方のトランジスタのベース間を
接続した第２入力部および第２のトランジスタ縦
続回路の他方のトランジスタのベース部と第３の
トランジスタ縦続回路の他方のベース間を接続し
た第３入力部を有する２アウト・オブ３回路と、
前記第１の検出回路出力と前記第１入力部間に逆
方向に接続された第１のダイオードと、前記第２
の検出器出力と前記第１入力部に順方向に接続さ
れた第２のダイオードと、第３の検出器出力と前
記第１入力部間に順方向に接続された第３のダイ
オードと、前記第２の検出器出力と前記第２入力
部間に逆方向に接続された第４のダイオードと、
前記第３の検出器出力と前記第２入力部間に順方
向に接続された第５のダイオードと、前記第１の
検出器出力と前記第２入力部間に順方向に接続さ
れた第６のダイオードと、前記第３の検出器と前
記第３入力部間に逆方向に接続された第７のダイ
オードと、前記第１の検出器と前記第３入力部間
に順方向に接続された第８のダイオードと、前記
第２の検出器出力と前記第３入力部間に順方向に
接続された第９のダイオードとから構成してあ
る。
前記構成によれば３つの検出器のうち１つの検
出器のオープン故障、常時HIGHレベル故障にお
いても他の２つの検出器の出力を用いて、故障し
た検出器に接続されているトランジスタを制御で
き、安定した出力を得ることができる。
出器のオープン故障、常時HIGHレベル故障にお
いても他の２つの検出器の出力を用いて、故障し
た検出器に接続されているトランジスタを制御で
き、安定した出力を得ることができる。
以下、図面を参照して本考案をさらに詳細に説
明する。
明する。
第２図は本考案による２アウト・オブ３冗長回
路方式の一実施例を示す回路図である。図におい
て、演算増幅器IC1〜IC3からなる第１、第２、第
３の検出器、トランジスタQ1，Q2、トランジス
タQ3，Q4、トランジスタQ5，Q6によつてそれぞ
れ構成された第１、第２、第３のトランジスタ縦
続回路の並列回路からなり、第１、第２、第３の
入力部を持ち、出力端子４，５を有する２アウ
ト・オブ３回路は第１図の構成と同一である。ト
ランジスタQ1とQ3の接続点（第１入力部）には
演算増幅器IC1，IC2，IC3の出力にそれぞれ接続
されたダイオードD1，D2，D3の他端が接続され
ている。同様にトランジスタQ2とQ5（第２入力
部）には演算増幅器IC1，IC2，IC3の出力にそれ
ぞれ接続されたダイオードD6，D4，D5の他端
が、トランジスタQ4とQ6（第３入力部）には演
算増幅器IC1，IC2，IC3の出力にそれぞれ接続さ
れたダイオードD8，D9，D7の他端が接続されて
いる。なお、これらダイオードのうちD1，D4，
D7は逆方向に接続されている。
路方式の一実施例を示す回路図である。図におい
て、演算増幅器IC1〜IC3からなる第１、第２、第
３の検出器、トランジスタQ1，Q2、トランジス
タQ3，Q4、トランジスタQ5，Q6によつてそれぞ
れ構成された第１、第２、第３のトランジスタ縦
続回路の並列回路からなり、第１、第２、第３の
入力部を持ち、出力端子４，５を有する２アウ
ト・オブ３回路は第１図の構成と同一である。ト
ランジスタQ1とQ3の接続点（第１入力部）には
演算増幅器IC1，IC2，IC3の出力にそれぞれ接続
されたダイオードD1，D2，D3の他端が接続され
ている。同様にトランジスタQ2とQ5（第２入力
部）には演算増幅器IC1，IC2，IC3の出力にそれ
ぞれ接続されたダイオードD6，D4，D5の他端
が、トランジスタQ4とQ6（第３入力部）には演
算増幅器IC1，IC2，IC3の出力にそれぞれ接続さ
れたダイオードD8，D9，D7の他端が接続されて
いる。なお、これらダイオードのうちD1，D4，
D7は逆方向に接続されている。
演算増幅器IC1の出力は、ダイオードD6および
D8を通つてそれぞれトランジスタQ2，Q5および
Q4，Q6のベースに加わり各トランジスタの制御
信号となる。同様に演算増幅器IC2の出力はダイ
オードD2およびD9を通つてトランジスタQ1，Q3
およびQ4，Q6の制御信号に、演算増幅器IC3の出
力はダイオードD3およびD5を通つてトランジス
タQ1，Q3およびQ2，Q5の制御信号となる。それ
ぞれのトランジスタQ1〜Q6のベースには、これ
らの制御信号（制御電流）を加え合せたものが供
給され、その重畳された制御信号により各々のト
ランジスタが制御され、端子５より出力信号が出
力される。
D8を通つてそれぞれトランジスタQ2，Q5および
Q4，Q6のベースに加わり各トランジスタの制御
信号となる。同様に演算増幅器IC2の出力はダイ
オードD2およびD9を通つてトランジスタQ1，Q3
およびQ4，Q6の制御信号に、演算増幅器IC3の出
力はダイオードD3およびD5を通つてトランジス
タQ1，Q3およびQ2，Q5の制御信号となる。それ
ぞれのトランジスタQ1〜Q6のベースには、これ
らの制御信号（制御電流）を加え合せたものが供
給され、その重畳された制御信号により各々のト
ランジスタが制御され、端子５より出力信号が出
力される。
本冗長回路において、検出器が故障した場合、
次のように動作する。
次のように動作する。
まず、演算増幅器IC1の出力がオープンモー
ドとなる故障のときは、演算増幅器IC2がトラ
ンジスタQ4，Q6を、IC3がトランジスタQ2，
Q5を制御しIC1の出力を補償するので、トラン
ジスタQ1〜Q6は演算増幅器IC2，IC3の出力に
よつて制御され、出力信号は影響されず安定し
た出力が得られる。
ドとなる故障のときは、演算増幅器IC2がトラ
ンジスタQ4，Q6を、IC3がトランジスタQ2，
Q5を制御しIC1の出力を補償するので、トラン
ジスタQ1〜Q6は演算増幅器IC2，IC3の出力に
よつて制御され、出力信号は影響されず安定し
た出力が得られる。
次に、演算増幅器IC1の出力が常時HIGHレ
ベルとなる故障モードのときはダイオードD1
はOFF、D6およびD8はONとなるが、演算増幅
器IC2，IC3の出力が正常であれば、演算増幅器
IC1出力は演算増幅器IC2，IC3に流れ込み、ト
ランジスタは、演算増幅器IC2，IC3の出力によ
つて制御されるので出力信号は影響されず、や
はりこの場合も安定した出力が得られる。
ベルとなる故障モードのときはダイオードD1
はOFF、D6およびD8はONとなるが、演算増幅
器IC2，IC3の出力が正常であれば、演算増幅器
IC1出力は演算増幅器IC2，IC3に流れ込み、ト
ランジスタは、演算増幅器IC2，IC3の出力によ
つて制御されるので出力信号は影響されず、や
はりこの場合も安定した出力が得られる。
他の演算増幅器IC2，IC3がのような故障モ
ードになつた場合も第１の検出回路IC1の場合と
同じような動作をし、同様に安定した出力を得る
ことができる。
ードになつた場合も第１の検出回路IC1の場合と
同じような動作をし、同様に安定した出力を得る
ことができる。
第３図に本考案による方式を応用した例を示
す。第３図ａは制御対象物が１つの場合で、各側
面側から検出信号を取り出し、本考案による冗長
回路７によつて検出し、その出力にしたがい制御
器８が制御対象物を制御するもの、第３図ｂは制
御対象物が３つの場合で、ａの場合と同様それぞ
れを制御する例である。
す。第３図ａは制御対象物が１つの場合で、各側
面側から検出信号を取り出し、本考案による冗長
回路７によつて検出し、その出力にしたがい制御
器８が制御対象物を制御するもの、第３図ｂは制
御対象物が３つの場合で、ａの場合と同様それぞ
れを制御する例である。
ａ，ｂにおいて、センサ６としては例えば温度
センサ等を用いることができる。この場合異常を
検出して制御器８によつて制御対象物９，９ａ，
９ｂ，９ｃの電源を切つたり、また、その信号を
フイードバツクさせて制御対象物９，９ａ，９
ｂ，９ｃを最適値に制御することができる。
センサ等を用いることができる。この場合異常を
検出して制御器８によつて制御対象物９，９ａ，
９ｂ，９ｃの電源を切つたり、また、その信号を
フイードバツクさせて制御対象物９，９ａ，９
ｂ，９ｃを最適値に制御することができる。
また、電源電圧、負荷電流等を検出器の入力と
し、この変化を増幅して別の制御信号をつくり、
より精度の高い制御をすることも可能である。
し、この変化を増幅して別の制御信号をつくり、
より精度の高い制御をすることも可能である。
以上、詳しく説明したように、本方式によれば
３つの検出器の出力のうち２つの出力を優先して
出力し、３つの検出器のうち何れかの検出器に故
障が生じた場合でも他の２つの検出器で補償で
き、安定した出力を得ることができる。
３つの検出器の出力のうち２つの出力を優先して
出力し、３つの検出器のうち何れかの検出器に故
障が生じた場合でも他の２つの検出器で補償で
き、安定した出力を得ることができる。
第１図は従来の２アウト・オブ３の冗長回路方
式を示す回路図、第２図は本考案による冗長回路
方式の一実施例を示す回路図、第３図は本回路の
応用例を示す図である。 IC1〜IC3……演算増幅器、D1〜D9……ダイオ
ード、Q1〜Q6……トランジスタ、１〜３……入
力端子、４，５……出力端子、６……センサ、７
……冗長回路、８……制御器、９，９ａ，９ｂ，
９ｃ……制御対象物。
式を示す回路図、第２図は本考案による冗長回路
方式の一実施例を示す回路図、第３図は本回路の
応用例を示す図である。 IC1〜IC3……演算増幅器、D1〜D9……ダイオ
ード、Q1〜Q6……トランジスタ、１〜３……入
力端子、４，５……出力端子、６……センサ、７
……冗長回路、８……制御器、９，９ａ，９ｂ，
９ｃ……制御対象物。
Claims (1)
- 第１、第２、第３の検出信号をそれぞれ入力と
する第１、第２、第３の検出器と、２個のトラン
ジスタを縦続接続した第１、第２、第３のトラン
ジスタ縦続回路を並列接続して成り、第１、第２
のトランジスタ縦続回路のそれぞれ一方のトラン
ジスタのベース間を接続した第１入力部、第１の
トランジスタ縦続回路の他方のトランジスタのベ
ースと第３のトランジスタ縦続回路の一方のトラ
ンジスタのベース間を接続した第２入力部および
第２のトランジスタ縦続回路の他方のトランジス
タのベースと第３のトランジスタ縦続回路の他方
のベース間を接続した第３入力部を有する２アウ
ト・オブ３回路と、前記第１の検出器出力と前記
第１入力部間に逆方向に接続された第１のダイオ
ードと、前記第２の検出器出力と前記第１入力部
に順方向に接続された第２のダイオードと、第３
の検出器出力と前記第１入力部間に順方向に接続
された第３のダイオードと、前記第２の検出器出
力と前記第２入力部間に逆方向に接続された第４
のダイオードと、前記第３の検出器出力と前記第
２入力部間に順方向に接続された第５のダイオー
ドと、前記第１の検出器出力と前記第２入力部間
に順方向に接続された第６のダイオードと、前記
第３の検出器と前記第３入力部間に逆方向に接続
された第７のダイオードと、前記第１の検出器と
前記第３入力部間に順方向に接続された第８のダ
イオードと、前記第２の検出器出力と前記第３入
力部間に順方向に接続された第９のダイオードと
から構成した２アウト・オブ３冗長回路方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7108782U JPS58174759U (ja) | 1982-05-14 | 1982-05-14 | ２アウト・オブ３冗長回路方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7108782U JPS58174759U (ja) | 1982-05-14 | 1982-05-14 | ２アウト・オブ３冗長回路方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58174759U JPS58174759U (ja) | 1983-11-22 |
| JPS6142190Y2 true JPS6142190Y2 (ja) | 1986-12-01 |
Family
ID=30080719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7108782U Granted JPS58174759U (ja) | 1982-05-14 | 1982-05-14 | ２アウト・オブ３冗長回路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58174759U (ja) |
-
1982
- 1982-05-14 JP JP7108782U patent/JPS58174759U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58174759U (ja) | 1983-11-22 |
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