JPS6140431B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は囲碁、連珠、将棋、チエス等の駒を用
いるゲームにおける打手の検出を電気的に行なう
装置に関するものである。

囲碁、連珠、将棋、チエス等のゲームは、盤と
駒を用いるゲームであり、従来は盤をはさんで２
人が対局し、対局の記憶は第３者が行なつてい
た。

第３者の手をわずらわさず、また、対局者も従
来通りの対局の雰囲気を損わないようにするため
には対局の自動記録等が考えられるが、それを実
現するためには打手の検出を行なわなければなら
ない。また、最近では電話回線等を用いて遠隔地
間で対局を行なうような電話囲碁も考えられてい
るが、これも、やはり対局者のわずらわしさを避
けるためには打手の検出を行なう必要がある。

上記の如き打手の検出を行なう最も簡単な方法
は電気接点を機械的に接続する、いわゆる機械ス
イツチを用いる方法であるが、機械スイツチには
多かれ少なかれストロークがあつて、機械スイツ
チを並べて盤を作つた所で、従来の盤とは似ても
似つかぬものとなる。また、電気接点の摩耗によ
る寿命の劣化等の問題もある。

本発明は、前記の如き従来より使用されている
盤とほとんど外観が変わらず、また、機械的な電
気接点を用いないで打手の検出を確実に行ない得
るゲーム装置を提供するものである。以下、本発
明を図示の実施例に基いて説明する。

第１図は本発明の一実施例の要部回路構成図で
あり、第２図および第３図はその動作波形図であ
る。第１図において、３ａ，３ｂ，３ｃと、４
ａ，４ｂ，４ｃおよび５ａ，５ｂ，５ｃは各々１
つ１つが磁気検出素子である可飽和コア（図示せ
ず）に巻かれた１次コイルであり、３ａ〜３ｃ，
４ａ〜４ｃおよび５ａ〜５ｃは各々が直列に結線
されて、その直列接続回路の一端は抵抗２を介し
て共通に発振器１に接続され、他端は一次側走査
手段であるオープンコレクタゲート回路９ａ，９
ｂ，９ｃ、デコーダ１０、デバイダ１１へと順次
接続されている。また、６ａ，６ｂ，６ｃ，７
ａ，７ｂ，７ｃおよび８ａ，８ｂ，８ｃは各々が
前記１次コイルの巻かれた可飽和コアに同様に巻
かれた２次コイルであつて出力線群をなし、６ａ
〜６ｃ，７ａ〜７ｃおよび８ａ〜８ｃは各々直列
接続され一端は全て共通となつてアースされてお
り、他端は信号選択手段であるデータセレクタ１
２を介して増幅器１６に接続されている。また、
発振器１５の出力はデバイダ１４，１３，１１へ
と順次与えられ、デバイダ１４の出力はパルス発
生手段であるデコーダ１７に与えられ、デコーダ
１７の出力はアンドゲート回路１９，２０，２１
の入力端子およびフリツプフロツプ回路１８，２
３のリセツト端子に与えられる。増幅器１６の出
力はアンドゲート回路１９に入力され、アンドゲ
ート回路１９の出力はフリツプフロツプ回路１８
のセツト端子に与えられる。上記フリツプフロツ
プ回路１８の出力と記憶手段のランダムアクセス
メモリ２４のデータ出力が比較器としての排他オ
アゲート回路２２に入力され、排他オアゲート回
路２２の出力はアンドゲート回路２０に入力され
る。アンドゲート回路２０の出力はフリツプフロ
ツプ回路２３のセツト端子に入力され、その出力
はアンドゲート回路２１を介しランダムアクセス
メモリ２４の読み出し、書き込み変更端子および
シフトレジスタ２５のロード端子に与えられる。

さらに、座標信号発生手段であるデバイダ１
３，１１の出力は共にランダムアクセスメモリ２
４の番地入力端子と、一時記憶手段としてのシフ
トレジスタ２５のデータ入力端子に与えられ、フ
リツプフロツプ回路１８の出力は、さらにランダ
ムアクセスメモリ２４およびシフトレジスタ２５
のデー入力端子に与えられる。なお、デバイダ１
１，１３からランダムアクセスメモリ２４とシフ
トレジスタ２５への配線は各々３本づつであるが
図面の簡素化のため、第１図は１体のみで描い
た。

以上が第１図の実施例の構成であるが、次に動
作の説明を行なう。

第１図に於て、発振器１と抵抗２により与えら
れる交流電流がオープンコレクタゲート回路９ａ
〜９ｃで順次オンされる１次コイル３ａ〜３ｃ，
４ａ〜４ｃ，５ａ〜５ｃに印加される。２次コイ
ル６ａ〜６ｃ，７ａ〜７ｃ，８ａ〜８ｃに現われ
る出力電圧は、データセレクタ１２で順次選択さ
れるが、第１図の如く配線した場合には１次コイ
ルのオン順序と２次コイルの出力データ選択順序
は第２図のようになる。

すなわち、１次コイル３ａ〜３ｃは第２図ａに
示す２６のハイレベル時にオンし、４ａ〜４ｃは
第２図ｂに示す２７のハイレベル時にオンして、
さらに次の１次コイルが順次オンして行く。デー
タセレクタ１２を動かすデバイダ１３の最終段か
ら、１次コイルを駆動するためのデコーダ１０，
デバイダ１１へクロツクを送つているため、２次
コイルの出力の選択は、各々の１次コイルがオン
している間に行なわれ、２次コイル６ａ〜６ｃ，
７ａ〜７ｃ，８ａ〜８ｃの各々出力データは第２
図ｃ，ｄ，ｅに示す２８ａ，２９ａ，３０の信号
のハイレベル時に行なわれる。従つて、１次コイ
ルが３ａ〜３ｃ，４ａ〜４ｃ，５ａ〜５ｃと全て
切換わつて全てのコアの出力を見ることができる
と共に、オンしている１次コイルと選択されてい
る２次コイルの番地は２進コードで各々デバイダ
１１，１３の出力端子に出力される。

可飽和磁気コアは、磁石の近接に伴なつて２次
コイルの出力電圧を少さくするものであり、第１
図の構成により各番地における磁石の有無の検出
をすることができる。例えばコイル３ａ，３ｂが
巻かれたコアに磁石が近接しておらず、他のコア
に磁石が近接している時は、第３図ｃに３１ａで
示す如き波形の信号がデータセレクタ１２の出力
端子に現われる。第３図は説明の便宜上、第２図
に比べて時間を延ばして描いており、第３図ａ，
ｂにおける２８ｂ，２９ｂは第２図ｃ，ｄにおけ
る２８ａ，２９ａと各々全く同じものである。デ
ータセレクタ１２の出力は増幅器１６で増幅され
て第３図ｄに示す３２のようになる。

なお、上記増幅器１６は第３図ｃに示す３１ｂ
の参照電圧と３１ａを増幅する。

発振器１５とデバイダ１４とデコーダ１７によ
り、デコーダ１７の出力端子には第第３図ｅ〜ｈ
に示す３３〜３６の４つのパルス出力信号が出て
いる。この４つのパルス出力信号は各コアが選択
されている時に順次パルスを出すものである。こ
の４つのパルスの中で、第３図ｅに示すパルス３
３と増幅器１６の出力がアンドゲート回路１９へ
入力されるため、フリツプフロツプ回路１８のセ
ツト端子への入力信号は第３図ｉに示す３７のよ
うになり、リセツト端子へは第３図ｈに示すパル
ス３６が印加されるため、フリツプフロツプ回路
１８の出力は第３図ｊに示す３８の如くなる。従
つて、フリツプフロツプ回路１８の出力は磁石の
ない番地では、パルス３３と３６の間にハイレベ
ルが在在し、磁石の有る番地では常にローレベル
である。ここで、説明上、コイル３ｂ，７ａの巻
かれたコア上に磁石が置かれた直後の状態を考え
る。ランダムアクセスメモリ２４のデータ出力は
第３図ｋの３９で示したように、２８ｂがハイレ
ベルの時、前のデータである磁石のない状態すな
わちハイレベルであり、２９ｂがハイレベルとな
つた直後においても、磁石のないハイレベルであ
る。このランダムアクセスメモリ２４のデータ出
力〔第３図ｋの３９〕とフリツプフロツプ回路１
８の出力〔第３図ｊの３８〕が排他オアゲート回
路２２に入力されるので排他オアゲート回路２２
の出力は第３図ｌの４０のようになる。第３図ｆ
のパルス信号３４と排他オアゲート回路２２の出
力信号〔第３図ｌの４０〕がアンドゲート回路２
０に入力されるため、アンドゲート回路２０の出
力は第３図ｍの４１の如くなつて、フリツプフロ
ツプ回路２３をセツトし、フリツプフロツプ回路
２３は第３図ｈに示す３６のパルス信号でリセツ
トされるため、フリツプフロツプ回路２３の出力
は第３図ｎの４２で示したものになる。すなわ
ち、フリツプフロツプ回路２３の出力は、各コア
上の磁石の有無と、ランダムアクセスメモリ２４
に記憶した磁石の有無とが異なつた時にハイレベ
ルとなる。このフリツプフロツプ回路２３の出力
と共に第３図ｇのパルス信号３５がアンドゲート
回路２１に入力されるため、第３図ｏのパルス信
号４３がアンドゲート回路２１に出る。この第３
図ｏに示すパルス信号４３で、シフトレジスタ２
５に並列に入力されているコアの番地と、磁石の
有無のデータ（フリツプフロツプ回路１８の出力
信号）をシフトレジスタ２５にロードして記憶さ
せると共に、ランダムアクセスメモリ２４を読み
出し状態から書き込み状態に変えて、ランダムア
クセスメモリ２４のコアに相当する番地の内容を
書きかえる。そのため、第３図ｏのパルス信号４
３が出た直後に、ランダムアクセスメモリ２４の
出力〔第３図ｋの３９〕はハイレベルからローレ
ベルへと変化している。

以上のように、あるコア上に磁石が置かれた時
その磁石の置かれた位置をシフトレジスタ２５に
気憶させると共にランダムアクセスメモリ２４の
記憶内容も書き変えることができる。同様に、比
較器として排他オアゲート回路２２を用いている
ため、磁石の置かれた状態から磁石が取り去られ
た時も、その番地と磁石の取り去られたというデ
ータがシフトレジスタ２５に蓄えられ、また、ラ
ンダムアクセスメモリ２４のデータが書き変えら
れる。すなわち、チエス盤の各升目に可飽和磁気
コアを配し、チエス駒に磁石を内蔵させれば、チ
エス駒の取り置きを順次シフトレジスタ２５に記
憶できることとなり、打手の検出が行なえる。

なお、第１図において、増幅器１６、アンドゲ
ート回路１９、フリツプフロツプ回路１８と第３
図ｅのパルス３３は検出素子として可飽和磁気コ
アを用いたために、交流の振幅の大小を検出する
ために必要となつたものであつて、検出素子とし
てホール素子を用いれば、磁石の有無で直流出力
が出るので上記の素子ならびに信号は全て不要と
なる。

以上の如く本発明は、可飽和磁気コアを盤下に
埋め込み、駒に磁石を内蔵させることによつて、
駒の置き取りが確実に行なえ、機械的な電気接点
を用いないため、従来より使用されて来たチエス
囲碁等の盤とほとんど変わらない品位のものを作
り得、かつ信頼性も増加したゲーム装置を提供す
ることができる。従つて、本発明を利用すること
により、対局の自動記録が可能となり、また、遠
隔地間で対局を行なうゲーム装置を実現すること
が可能となる等、本発明の用途は広く、かつ効果
は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例の要部回路構成図、
第２ａ，ｂ，ｃ，ｄ，ｅおよび第３図ａ，ｂ，
ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉ，ｊ，ｋ，ｌ，ｍ，
ｎ，ｏは第１図における各部信号波形図である。 １，１５……発振器、３ａ〜３ｃ，４ａ〜４
ｃ，５ａ〜５ｃ……１次コイル、６ａ〜６ｃ，７
ａ〜７ｃ，８ａ〜８ｃ……２次コイル、９ａ〜９
ｃ……オープンコレクタゲート回路、１０，１７
……デコーダ、１１，１３，１４……デバイダ、
１２……データセレクタ、１８，２３……フリツ
プフロツプ回路、１９，２０，２１……アンドゲ
ート回路、２２……排他オアゲート回路、２４…
…ランダムアクセスメモリ、２５……シフトレジ
スタ。

Claims (1)

【特許請求の範囲】
1. １ 磁気によつて出力状態が変化する磁気検出形
   素子を１列または格子状に配列した検出素子群
   と、磁石を内蔵した駒と、前記検出素子群の縦方
   向（または横方向）の一列のみを検出可能にする
   ための１次側走査手段と、前記検出素子群の出力
   側を横方向（または縦方向）に直列接続した出力
   線群と、前記１次側走査手段と前記出力線群の出
   力信号を選択するための各座標信号を形成するた
   めの座標信号発生手段と、前記座標信号発生手段
   の出力により前記出力線群の出力信号を選択する
   ための信号選択手段と、前記座標信号発生手段の
   発生する１座標信号が出ている時間に少なくとも
   ３つの時間的にずれたパルスを各々異なる端子に
   出力するパルス発生手段と、前記座標信号発生手
   段の出力する座標信号により番地が指定される読
   み取り、および書き込みの可能な記憶手段と、前
   記パルス発生手段の出力側に接続されたゲート回
   路と、前記信号選択手段の出力と前記記憶手段の
   出力とを比較し、それらの手段の出力が異なる時
   に出力を出す比較器と、前記比較器の出力でセツ
   トされるフリツプフロツプ回路と、前記比較器が
   出力を出した時の前記座標信号発生手段の出力座
   標信号と前記信号選択手段の出力から得られるデ
   ータを記憶する一時記憶手段を具備し、前記パル
   ス発生手段の初めのパルス出力と前記比較器の出
   力を前記ゲート回路に入力して初めのパルスのタ
   イミングで前記フリツプフロツプ回路を前記比較
   器が出力を出している時にセツトし、前記フリツ
   プフロツプ回路がセツトされている時は、前記ゲ
   ート回路を介して前記パルス発生手段の２番目の
   パルス発生時に前記記憶手段のデータを書き替え
   るとともに前記一時記憶手段に前記座標信号およ
   び前記信号選択手段の出力から得られるデータを
   記憶し、前記パルス発生手段の３番目のパルスで
   前記フリツプフロツプ回路をリセツトするように
   して、前記磁石を内蔵した駒の取り置きを検出す
   るように構成したことを特徴とするゲーム装置。