JPS6139631B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は有効タイムの積算が行なえると共に有
効タイムと有効タイム間の無効タイムの測定も可
能なデイジタル式ストツプウオツチに関する。

近年、電子技術の発達に伴い、小型でかつ精度
のよいデイジタル式ストツプウオツチが実用され
ているが、この種従来のストツプウオツチを使用
して、例えばバスケツトボールにおける試合時間
を測定するためには、まず２台のストツプウオツ
チを用意して、１台はチヤージド・タイム・アウ
トの時間等の無効タイムの測定に、他の１台はチ
ヤージド・タイム・アウト等によつて中断される
試合の試合中時間、即ち有効タイムの積算の測定
に使用しなければならない。したがつて２台のス
トツプウオツチが必要なことは勿論、この２台の
ストツプウオツチを同時に操作しなければならな
いため、操作が繁雑であるばかりか、その測定精
度も低下する。

本発明は上記事情に鑑みてなされたもので、１
台のストツプウオツチで、有効タイムの積算が行
なえ、且つ有効タイムと有効タイム間の無効タイ
ムの測定も可能なデイジタル式ストツプウオツチ
を提供することを目的とする。

以下、本発明の一実施例を図面を参照に説明す
る。

第１図はデイジタル式ストツプウオツチの回路
構成図である。１は入力部で、オールクリアキー
〓、有効タイムの測定のスタート又はストツプを
指示する有効タイムキー〓、無効タイムを表示す
るための無効タイムキー〓より成る。これらのキ
ーを操作すれば、１ワード期間のパルス、所謂ワ
ードパルスが１個出力される。〓キー操作による
ワードパルスはフリツプフロツプ回路２のクリア
端子Ｃ及びフリツプフロツプ回路３のセツト入力
端子Ｓ、計数回路４のクリア端子へ入力され、更
にオア回路５を介してフリツプフロツプ回路６の
リセツト入力端子Ｒへ、制御ラインＡ及びインバ
ータ回路７を介してオア回路８へ入力される。〓
キー操作によるワードパルスは前記フリツプフロ
ツプ回路２のタイミング入力端子Ｔ及び前記フリ
ツプフロツプ回路３のリセツト入力端子Ｒへ入力
されると共にアンド回路９及びアンド回路１０の
一方へ入力される。これらアンド回路９及び１０
の他方には前記フリツプフロツプ回路２のセツト
出力Ｑ及びリセツト出力がそれぞれ入力され
る。前記フリツプフロツプ回路２は、そのリセツ
ト出力がそのセツト入力端子Ｓに入力されてい
るおり、そのタイミング入力端子Ｔに入力される
〓キー操作によるワードパルスの立下りで反転す
る。前記フリツプフロツプ回路３のリセツト出力
はアンド回路１１の一方へ入力されると共にア
ンド回路１２の第１の入力端へ入力される。この
アンド回路の第２の入力端には前記フリツプフロ
ツプ回路２のセツト出力Ｑが、第３の入力端には
〓キー操作によるワードパルスが入力される。こ
のアンド回路１２の出力は１ワードの遅延回路１
３を介して前記フリツプフロツプ回路６のセツト
入力端子Ｓに入力される。前記アンド回路９の出
力は１ワードの遅延回路１４へ与えられ、更に前
記アンド回路１２の出力と共にオア回路１５へ入
力される。前記遅延回路１４の出力は制御ライン
Ｂより出力される。このオア回路１５の出力はア
ンド回路１６の一方及びオア回路１７へ入力され
る。前記アンド回路１６の他方には前記フリツプ
フロツプ回路６のリセツト出力が入力される。
またオア回路１７には前記１ワードの遅延回路１
４の出力及び前記アンド回路１０の出力も入力さ
れる。前記アンド回路１０の出力は制御ラインＣ
より出力されると共にフリツプフロツプ回路１８
のセツト入力端子Ｓへ、前記アンド回路１６の出
力は前記フリツプフロツプ回路１８のリセツト入
力端子Ｒへ入力される。一方、１９は水晶発振回
路を含むタイミング信号発生回路で、2¹⁵Hzの水
晶発振パルスより１ワード毎のパルスφ_Wを作り
前記アンド回路１１の他方へ出力する。このパル
スφ_Wはアンド回路１１を介して計数回路４へ入
力される。この計数回路４は後述する如く、略
0.1秒毎に１ワード期間のパルスを１個出力する
ものであり、そのパルスはオア回路２０を介して
アンド回路２１及び２２の一方へ入力される。ア
ンド回路２１の他方には前記オア回路１７の出力
が入力され、アンド回路２２の他方には前記オア
回路１７の出力がインバータ回路２３を介して入
力される。前記アンド回路２１の出力は１ワード
の遅延回路２４及びオア回路２０を介して再びア
ンド回路２１の一方へ入力される。また前記アン
ド回路２２の出力は制御ラインＤより出力される
と共に１ワードの遅延回路２５を介してアンド回
路２６の第１の入力端へ入力される。このアンド
回路２６の第２の入力端へは前記インバータ回路
２３の出力が、第３の入力端には前記フリツプフ
ロツプ回路１８のリセツト出力が入力される。
このアンド回路２６の出力は制御ラインＥより出
力され、前記アンド回路１６の出力は制御ライン
Ｆより出力される。２７，２８，２９は１桁分４
ビツトで８桁分にて構成されるシフトレジスタで
ある。シフトレジスタ２７内の記憶データは、ア
ンド回路２７ａ及びオア回路２７ｂを介して循環
保持される。シフトレジスタ２８内の記憶データ
はアンド回路２８ａ及びオア回路２８ｂを介して
循環保持され、シフトレジスタ２９内の記憶デー
タはアンド回路２９ａ及びオア回路２９ｂを介し
て循環保持される。レジスタ２７は７桁分のレジ
スタ２７ｅと１桁分のレジスタ２７ｆを直列接続
して成り、そのその接続点の出力はアンド回路３
０の一方へ入力される。このアンド回路３０の他
方には、略0.1秒毎にワードパルスを出力する前
記アンド回路２２の出力が与えられる。前記アン
ド回路２２のワードパルスの出力は更に「１」コ
ード発生回路３１へ入力され、この「１」コード
発生回路３１は入力されたワードパルスの最初の
１ビツトパルスを出力するもので、前記レジスタ
２７ｅの最下位ビツトがアンド回路３０を介して
アダー回路３２に与えられた時に「１」コード発
生回路３１より１ビツトパルス、即ち２進化コー
ド「１」が出力される。アダー回路３２は前記ア
ンド回路３０から入力されるレジスタ２７のデー
タに、「１」コード発生回路３１から入力された
「１」コードを加算するもので、その加算結果は
アンド回路２７ｄ及びオア回路２７ｂを介して再
びレジスタ２７へ入力される。また前記制御ライ
ンＡの出力はインバータ回路７を介してアンド回
路２８ａ，２９ａへ入力されると共に、オア回路
８を介してアンド回路２７ａへ入力される。この
ため、インバータ回路７の出力が無い時は、レジ
スタ２７，２８，２９の循環保持の入力側が遮断
され、レジスタ２７，２８，２９はクリアされ
る。また前記制御ラインＢの出力はオア回路３４
及びインバータ回路３５を介してアンド回路２７
ａに与えられると同時にアンド回路２７ｃの一方
へ入力される。このアンド回路２７ｃの他方には
レジスタ２９の出力が与えられている。したがつ
てこの時、レジスタ２のデータはレジスタ２７へ
転送される。また前記制御ラインＣの出力はイン
バータ回路３３及びオア回路８を介して前記アン
ド回路２７ａへ入力されている。このためインバ
ータ回路３３の出力が無い時は、前述と同様にレ
ジスタ２７がクリアされる。また、前記制御ライ
ンＤの出力は、前記アンド回路３０及び「１」コ
ード発生回路３１へ入力されると共に１桁分の遅
延回路３６へ入力され、この遅延回路３６の出力
は前記オア回路３４及びインバータ回路３５を介
してアンド回路２７ａへ入力されると共にアンド
回路２７ｄの一方へ入力される。アンド回路２７
ｄの他方には前記アダー回路３２の出力が入力さ
れている。したがつて、アンド回路２２から略
0.1秒毎にワードパルスが出力されると、インバ
ータ２７のデータはアダー回路３２で＋１の加算
が行なわれた後、再びレジスタ２７へ入力され、
以後循環保持される。また前記制御ラインＥの出
力はインバータ回路３７を介してアンド回路２８
ａへ入力されると共にアンド回路２８ｃの一方へ
入力される。アンド回路２８ｃの他方にはレジス
タ２７の出力入力されている。したがつてこの
時、レジスタ２７のデータはレジスタ２８へ転送
される。また前記制御ラインＦの出力はインバー
タ回路３８を介してアンド回路２９ａへ入力され
ると共にアンド回路２９ｃの一方へ入力される。
アンド回路２９ｃの他方にはレジスタ２８の出力
が入力されている。したがつてこの時、レジスタ
２８のデータがレジスタ２９へ転送される。ま
た、レジスタ２８は表示用のレジスタでその出力
はデータ３９を介して表示部４０にて表示され
る。

次に、上記構成における動作を説明する。まず
入力部１の〓キーを操作すれば、計数回路４はク
リアされ、フリツプフロツプ回路２及び３はセツ
ト状態となり、オア回路５を介してフリツプフロ
ツプ回路６はリセツト状態となる。更に、この〓
キー操作によるワードパルスは制御ラインＡ及び
インバータ回路７を介してアンド回路２８ａ，２
９ａへ入力され、またインバータ回路７及びオア
回路８を介してアンド回路２７ａへ入力され、レ
ジスタ２７，２８，２９をクリアする。次に、第
１回目の〓キーを操作すると、フリツプフロツプ
回路３がリセツト状態となり、そのリセツト出力
がアンド回路１１に入力されているため、タイ
ミング信号発生回路１９より出力されるパルスφ
_Wが前記アンド回路１１を介して計数回路４へ入
力され、この計数回路４にて計数を開始する。同
時に、フリツプフロツプ回路２はセツト状態であ
るため、〓キー操作によるワードパルスはアンド
回路９及びオア回路１５及び他方にフリツプフロ
ツプ回路６のリセツト出力が入力されているア
ンド回路１６を介してフリツプフロツプ回路１８
のリセツト入力端子Ｒへ入力されると共に制御ラ
インＦより出力される。したがつて、レジスタ２
８のデータはレジスタ２９へ転送される。この
時、各レジスタは最初にクリアされているため、
各レジスタのデータは共に「０」である。前記第
１回目の〓キー操作によるパルスは更に１ワード
の遅延回路１４を介して制御ラインＢより出力さ
れる。このため、レジスタ２９のデータはレジス
タ２７へ転送されるが、各レジスタは最初にクリ
アされているため、各レジスタのデータは共に
「０」である。また前記計数回路４からは略0.1秒
毎にワードパルスが出力され、このワードパルス
はオア回路２０を介して、通常はアンド回路２２
より出力されるが、オア回路１７に出力があつた
場合にはアンド回路２１及び１ワードの遅延回路
２４を介して再び前記オア回路２０へ入力され
る。即ち、前記オア回路１７の出力が無くなつた
時に、アンド回路２２よりワードパルスが制御ラ
インＤを介して出力されるものである。この制御
ラインＤより略0.1秒毎にワードパルスが出力さ
れるため、レジスタ２７のデータはアダー回路３
２を介して0.1秒毎に１回の加算動作が行なわれ
る。前記アンド回路２２の出力は１ワードの遅延
回路２５を介してアンド回路２６の第１の入力端
へ入力されており、このアンド回路２６の第３の
入力端へはリセツト状態の前記フリツプフロツプ
回路１８のリセツト出力が入力されているた
め、オア回路１７の出力が無い時にこのアンド回
路２６からワードパルスが制御ラインＥを介して
出力される。したがつて、上記の如くアダー回路
３２で加算されてレジスタ２７へ入力されたデー
タはレジスタ２８へ転送され、デコーダ３９を介
して表示部４０にて表示される。このようにして
有効タイムの測定が開始されるものであるが、こ
の時のキー操作とその時の各レジスタの状態及び
有効タイム、無効タイムを第２図に示す。次に第
１回目の〓キー操作からt₁時間後に第２回目の〓
キーが操作されると、前記フリツプフロツプ回路
２は第１回目の〓キーによるパルスの立下りでリ
セツト状態にあるため、この第２回目の〓キー操
作によるパルスはアンド回路１０より制御ライン
Ｃを介して出力されると共にフリツプフロツプ回
路１８をセツト状態にして、アンド回路２６を閉
じる。したがつてレジスタ２７はクリアされ、レ
ジスタ２７からレジスタ２８へのデータの転送が
禁止される。そのため、レジスタ２７は０から再
び加算動作が行なわれるが、レジスタ２８にはt₁
が記憶され、これが表示部４０にて表示されてい
る。次に、第２回目の〓キー操作からｔ_a時間後
に第３回目の〓キーが操作されると、このキーに
よるワードパルスはアンド回路９及びオア回路１
５、アンド回路１６を介してフリツプフロツプ回
路１８をリセツト状態とすると共に制御ラインＦ
より出力される。そのためアンド回路２６から制
御ラインＥを介してパルスが出力され得る状態と
なり、レジスタ２７の＋１加算動作に続くレジス
タ２８へのデータ転送が行なわれると共にレジス
タ２８のデータ「t₁」がレジスタ２９へ転送され
る。更に、この３回目の〓キー操作によりアンド
回路９より出力されるパルスは遅延回路１４を介
して制御ラインＢより出力される。このためレジ
スタ２９のデータ「t₁」はレジスタ２７へ転送さ
れ、そのため＋１の加算動作はこの「t₁」より行
なわれ、この時点より有効タイムの測定が再び開
始される。この第３回目の〓キー操作からt₂時間
後に第４回目の〓キーを操作すれば、第２回目の
〓キー操作時と同様の動作で、この第４回目の〓
キー操作によるパルスはアンド回路１０より制御
ラインＣを介して出力されると共にフリツプフロ
ツプ回路１８をセツト状態にして、アンド回路２
６を閉じる。したがつてレジスタ２７はクリアさ
れ、レジスタ２７からレジスタ２８へのデータの
転送が禁止される。そのため、レジスタ２７は０
から再び加算動作が行なわれるが、レジスタ２８
にはt₁＋t₂が記憶され、これが表示部４０にて表
示される。次に無効タイムキー〓が操作される
と、このキー操作によるパルスはアンド回路１２
及びオア回路１５、アンド回路１６を介して制御
ラインＦより出力されると共にフリツプフロツプ
回路１８をリセツトし、制御ラインＥよりパルス
が出力され得る状態にする。したがつて、制御ラ
インＦより出力されるパルスによつて、レジスタ
２８のデータt₁＋t₂はレジスタ２９へ転送され、
制御ラインＥのパルスによつてレジスタ２７の加
算動作がレジスタ２８へ順次転送され、表示部４
０にて無効タイムの表示が行なわれる。更に、こ
の〓キー操作によるパルスはアンド回路１２及び
１ワードの遅延回路１３を介してフリツプフロツ
プ回路６のセツト入力端子Ｓへ入力される。従つ
て、次に第５回目の〓キーが操作された時に、こ
のキー操作によるパルスはアンド回路９及びオア
回路１５を介してアンド回路１６の一方へ入力さ
れるが、このアンド回路１６の他方には前記フリ
ツプフロツプ回路６のリセツト出力が入力されて
いるため、アンド回路１６は閉じた状態である。
したがつて制御ラインＦよりパルスは出力され
ず、この〓キー操作によるパルスは遅延回路１４
を介して制御ラインＢより出力される。このた
め、レジスタ２９のデータt₁＋t₂はレジスタ２７
へ転送され、レジスタ２７ではこのt₁＋t₂時間か
らの＋１加算動作により有効タイムの測定が再び
開始される。次に第６回目の〓キーが操作される
と、第２回目及び第４回目の〓キー操作と全く同
様の動作によつて、レジスタ２７からレジスタ２
８へのデータの転送が禁止され、レジスタ２７は
０から再び＋１の加算動作を行なう。次にオール
クリアキー〓が操作されるとフリツプフロツプ回
路３をセツト状態に反転させ、そのリセツト出力
が入力されているアンド回路１１が閉じられる。
そのためアンド回路１１の他方へ入力されている
パルスφ_Wが計数回路４へ入力されなくなる。同
時に、この計数回路４及びレジスタ２７，２８，
２９もクリアされる。

次に計数回路４の回路例を説明する。この計数
回路４はレジスタ２７，２８，２９の各レジスタ
の１循環期間と同期した１ワードパルスを略0.1
秒毎に作り出すための回路である。前述の如く、
レジスタ２７，２８，２９の各レジスタは１桁分
４ビツトで８桁分（32ビツト）にて構成され、こ
の各レジスタのシフトは前記タイミング信号発生
回路１９内の水晶発振回路の2¹⁵Hzパルスによつ
て行なわれるものである。即ち、レジスタが１循
環する時間（１ワードタイプ）は１／２^１４×32＝１／
２^９秒 であり、したがつて0.1秒は２^９／１０＝51.2ワードタ
イ ムに相当する。ところが0.1秒毎に＋１加算の計
数動作を前記各レジスタと同期して行なわせるた
めには、0.1秒は整数倍のワードタイムでなけれ
ばならない。ここで0.5秒では51.2×５＝256ワー
ドタイムと整数になり、更に256＝51×４＋52で
あることに着目すると、51ワードタイム（約
0.0996秒）毎の計数動作を４回行ない、次に52ワ
ードタイム（約0.10156秒）で１回の計数動作を
行なうようにし、以下同様に51ワードタイム毎に
４回、52ワードで１回の計数動作を繰返し行なう
ようにすればよい。以上の考えに基づく計数回路
を第３図に示す。４０１は51進カウンタで51個の
フリツプフロツプ回路より成るシフトレジスタを
構成しており、前記アンド回路１１より出力され
るφ_Wと前後タイミング信号より出力されるビツ
トタイミングパルスφ_２により１ワード毎に１ビ
ツト分シフトする。該51進カウンタ４０１の入力
端には、“１”が入力されている。したがつて、
51進カウンタ４０１は１ワード毎にシフトし、51
ワード目で“１”を出力する。この出力はアンド
回路４０２及びアンド回路４０３の一方へ入力さ
れると共に５進カウンタ回路４０４へ入力され
る。この５進カウンタ回路４０４の出力は前記ア
ンド回路４０２の他方へ入力され、更にインバー
タ回路４０５を介して前記アンド回路４０３の他
方へ入力される。前記アンド回路４０２の出力
は、φ_W，φ_２のタイミング信号により動作する
１個のフリツプフロツプ回路４０６へ入力され
る。このフリツプフロツプ回路４０６及び前記ア
ンド回路４０３の出力はオア回路４０７を介し
て、１ワードパルス発生回路４０８へ入力され
る。１ワードパルス発生回路４０８は前記オア回
路４０７より信号が入力されると、１ワード期間
のパルス（１ワードパルス）を発生するもので、
この１ワードパルスはオア回路４０９を介して前
記51進カウンタ４０１のクリア端子へ入力され51
進カウンタ４０１をクリヤし、更に前記１ワード
パルスはオア回路４１０を介してフリツプフロツ
プ回路４０６のクリア端子へ入力されこのフリツ
プフロツプ回路４０６をクリアすると共に、計数
回路４の出力パルスとして、オア回路２０へ出力
される。また、前記フリツプフロツプ回路４０６
の出力はオア回路４１１を介して５進カウンタ４
０４のクリア端子へ入力され、５進カウンタ４０
４をクリアする。また、入力部１の〓キー操作に
よる信号は前記オア回路４０９，４１０，４１１
を介して、夫々51進カウンタ４０１、フリツプフ
ロツプ回路４０６、５進カウンタ４０４のクリア
端子に入力される。このように、51個のワードパ
ルスを４回計数し、続けて52個のワードパルス１
回計数する如く構成したので0.5秒毎には必ず正
確なパルスが出力され、また、0.1秒パルスの最
大誤差は約0.001秒で実用上全く問題がない。

尚、上記実施例に於ては、所定時間毎にアダー
回路を介して加算し、計時動作を行なうようにし
たが、カウンタを用いて計数動作を行なうように
してもよい。また、キー操作の順序も上記実施例
に限らず、有効タイム又は無効タイムを適宜表示
する如く設定できる。更に、キー操作に対応する
制御信号を出力するための回路や、その他の回路
構成に於ても、本発明の要旨を逸脱しない範囲で
種々変形可能である。

以上の如く、本発明に於ては有効タイムの積算
値を記憶するための記憶部を設け、入力部のキー
操作によつて、有効タイム又は無効タイムを測定
し、適宜表示するようにしたもので、１台のスト
ツプウオツチで、有効タイムの積算が行なえ、且
つ有効タイムと有効タイム間の無効タイムの測定
も可能で、操作が簡単で測定精度の向上も計れる
等種々の利点を有するデイジタル式ストツプウオ
ツチが提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路構成図、
第２図はキー操作とその時の各レジスタの記憶状
態及び有効タイムと無効タイムを示す図、第３図
は計数回路の具体例を示す図である。 １……入力部、４……計数回路、３２……アダ
ー回路、２７，２８，２９……レジスタ、４０…
…表示部。

Claims (1)

【特許請求の範囲】
1. １ 少なくとも有効タイムの開始時点又は終了時
   点を指示する有効タイム用キー及び有効タイムと
   有効タイムの間の無効タイムの表示を指示する無
   効タイム用キーを有する入力手段と、この入力手
   段の有効タイム用キーの操作に応じて有効タイム
   と無効タイムをそれぞれ計時する計時手段と、こ
   の計時手段で計時された有効タイムを記憶すると
   ともに、前記入力手段の無効タイム用キーの操作
   により有効タイムに替えて前記計時手段で計時さ
   れる無効タイムを記憶する第１の記憶手段と、こ
   の第１の記憶手段の内容を表示すぬ表示手段と、
   有効タイムの開始時点を指示する前記有効タイム
   用キー及び無効タイム用キーの操作により前記第
   １の記憶手段に記憶された有効タイムを記憶する
   第２の記憶手段と、前記入力手段による有効タイ
   ムの開始指示により前記計時手段の計時内容を初
   期化した後、前記第２の計時手段に記憶された有
   効タイムを前記計時手段に転送し、前記第２の記
   憶手段に記憶された有効タイムから次の有効タイ
   ムの積算動作を行なわす制御手段とを具備するこ
   とを特徴とするデイジタル式ストツプウオツチ。