JPS6135565A - Thin film transistor - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はガラス基板上に形成可能な薄膜トランジスタ（
Ｔ Ｐ Ｔ）に係り、とくに液晶ディスプレイパネル用
等に好適なスイッチング・トランジスタに関するもので
ある。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a thin film transistor (thin film transistor) that can be formed on a glass substrate.
The present invention relates to switching transistors suitable for use in liquid crystal display panels and the like.
薄膜形電界効果トランジスタ（Ｔ Ｐ Ｔ）が特公昭４
０−１６４５９号や電子通伝学会技報８３．ＮＱ８０゜
１９８３年７月２０日（ＣＰＭ８３−２２）ｐ２７〜３
３等で知られている。Thin film field effect transistor (TPT)
No. 0-16459 and IEICE technical report 83. NQ80゜July 20, 1983 (CPM83-22) p27-3
It is known as 3rd class.
第１図はアモルファスシリコンを用いた薄膜トランジス
タの一例の断面図を示したものである。FIG. 1 shows a cross-sectional view of an example of a thin film transistor using amorphous silicon.
本ＴＰＴの製造方法を簡単に説明すると、ガラス基板１
上にゲート電極１１を形成し、その上に絶縁層３および
アモルファスシリコン（ａ−８ｉ）の１層４およびｎＷ
Ｊ５を形成する。しかる後に。To briefly explain the manufacturing method of this TPT, the glass substrate 1
A gate electrode 11 is formed thereon, and an insulating layer 3 and a layer 4 of amorphous silicon (a-8i) and nW
Form J5. After that.
Ｃｒ６．ＡＱ７等の電極用金属を堆積し、これを加工し
てソース８およびドレイン９の各電極を形成する。形成
したパターンをマスクとしてａ−Ｓｉのｎ層をドライエ
ッチによりエツチングする。Cr6. Electrode metal such as AQ7 is deposited and processed to form source 8 and drain 9 electrodes. Using the formed pattern as a mask, the a-Si n layer is etched by dry etching.
このようにして作製したＴＰＴはエンハンスメント形Ｆ
ＥＴで、ドレイン電流のＯＮ、ＯＦＦ比が６桁に達する
ものである。０ＦＦｆｆｌ流も５ｐＡ（ゲート幅３００
μ、ゲート長１０μ）と低く、液晶ドライブ用には極め
て適し、たちのである、しかしながら、アモルファスシ
リコンの移動度が低いため−に１本ＴＰＴのＯＮ電流が
低ルベルに留まりＴＰＴのを寸法を小さくすることに問
題があった。The TPT produced in this way is an enhancement type F
In ET, the ON/OFF ratio of drain current reaches six digits. 0FFffl current is also 5pA (gate width 300
µ, gate length 10 µ), making it extremely suitable for liquid crystal drives. However, due to the low mobility of amorphous silicon, the ON current of one TPT remains at a low level, making it difficult to reduce the size of the TPT. There was a problem with doing that.
また本ＴＰＴは界面特性が微妙な影響を及ぼし動作中経
時変化を生ずることが判明している。すなわち、ドレイ
ン電流を流していくと、しきい電圧Ｖアのシフトが観測
されオフ電流の増大が認められた。Furthermore, it has been found that the interface properties of this TPT have a subtle influence and cause changes over time during operation. That is, as the drain current was allowed to flow, a shift in the threshold voltage Va was observed, and an increase in the off-state current was observed.
〔発明の目的〕
本発明の目的はアモルファスシリコンを用いた、ＯＮ電
流が大きく安定性の高いＴＰＴを提供することにある０
本発明のもう一つの目的はプロセス上の容易性をＴＰＴ
寸法の微小化により、ＴＰＴ作製歩留りを向上させるこ
とである。[Object of the Invention] An object of the present invention is to provide a TPT that uses amorphous silicon and has a large ON current and high stability.
Another object of the present invention is to improve the process ease of TPT.
The objective is to improve the TPT manufacturing yield by reducing the size.
薄膜トランジスタとしては各種のものが可能であるが、
本発明の゛アモルファアンリコンのＭＥＳＴＦ’Ｔを実
現することにより、前記目的を達成するものである。
ＭＥＳＦＨＴを実現するためにはゲートのショットキ電
極の形成がキーポイントで゛あるが、これを金属−アモ
ルファスシリコン間のショットキ障壁、もしくは金属と
アモルファスシリコンの界面反応層を用いて実現する。Various types of thin film transistors are possible, but
The above object is achieved by realizing the ``MESTF'T of amorphous amorphous anlicon'' of the present invention.
In order to realize MESFHT, the formation of a Schottky electrode on the gate is a key point, and this is realized using a Schottky barrier between metal and amorphous silicon or an interfacial reaction layer between metal and amorphous silicon.
この反応層は、簿い反応層でありながら高い導電性を有
し同時にショットキ障壁特性も良好なものであり、障壁
面がアモルファスシリコン内部に形成されるため表面状
態の影響が少なく、安定な特性を有するもので前記目的
の達成のために極めて適したものである。Although this reaction layer is a low-volume reaction layer, it has high conductivity and good Schottky barrier characteristics.Since the barrier surface is formed inside the amorphous silicon, it is less affected by the surface condition and has stable characteristics. It is extremely suitable for achieving the above object.
以下本発明の実施例を図面により説明する。 Embodiments of the present invention will be described below with reference to the drawings.
実施例１： 第２図は本発明の一実施例を示したものであ委。Example 1: FIG. 2 shows an embodiment of the present invention.
本ＴＰＴはショットキＦａ壁をゲー１〜として用いる、
いわゆるＭＥＳＦＥＴであり、デプリーション（Ｄｅｐ
ｌｅｔｉｏｎ）形のＦＥＴとして動作する。ｖｉ作方法
は下記の通りである。コーニング７０５９ガラス基板１
上にプラズマＣＶＤ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法により、水素化アモルファス
シリコン（ａ−５ｉ：Ｈ）を堆積する。基板温度２３０
℃でＳｉＨ４ガスを用いてアンド−プロ−８ｉ：Ｈ（ｉ
）１４を、ついでＰＨ，ガスとＳｉＨ，ガスを混合（混
合比ＰＨ，／５ｊＨ４〜１０−”Ｖ％）シタガスを用い
てａ−５ｉ ：Ｈ（ｎ−）層１０を、ついで上記混合比
１．０層％のガスを用いてａ−８ｉ：Ｈ（ｎ）層５を順
次堆積する。電極金属としてＣｒ層６を０．１ ｐｍ
、ＡＪ層７を０．５ μｍ全面に蒸着する。蒸着後ゲー
ト領域２のＣｒ、Ａμをエツチングする。Ａｌのエッチ
液はリン酸：蓚酸：水＝６：２：１混合液であり、Ｃｒ
のエッチ液には硝酸第２セリウムアンモン、２５０ｇ／
ｌΩの水溶液を用いた。ついでＣｒ、ＡＱ、ｌをマスク
としてａ−５ｉ （ｎ）層５を、ａ−８ｉ：Ｉ−Ｉ（ｎ
−）ＪｉｌＯに達するまでエッチする。エツチングはＣ
Ｆ４によるドライエッチにより行った。This TPT uses the Schottky Fa wall as game 1~,
It is a so-called MESFET, and has depletion (Dep
It operates as a (retion) type FET. The method for creating vi is as follows. Corning 7059 glass substrate 1
Plasma CVD (Chemical Vapor
Hydrogenated amorphous silicon (a-5i:H) is deposited by a deposition method. Substrate temperature 230
And-pro-8i:H(i
) 14, then mix PH, gas and SiH, gas (mixing ratio PH, /5jH4~10-''V%) using Shita gas to form a-5i:H(n-) layer 10, then mix the above mixture ratio 1 A-8i:H(n) layers 5 are sequentially deposited using a .0 layer% gas.A Cr layer 6 is deposited as an electrode metal at a thickness of 0.1 pm.
, AJ layer 7 is deposited over the entire surface to a thickness of 0.5 μm. After vapor deposition, Cr and Aμ in the gate region 2 are etched. The etchant for Al is a mixture of phosphoric acid: oxalic acid: water = 6:2:1;
The etchant contains ceric ammonium nitrate, 250g/
An aqueous solution of 1Ω was used. Next, using Cr, AQ, and l as masks, the a-5i (n) layer 5 was formed by forming the a-8i:I-I(n
-) Etch until JilO is reached. Etching is C
This was done by dry etching using F4.
露出した層１０上にＮｉ層を蒸着し、パターニングを行
った後熱処理（２２０’Ｃ，２０分間）を行ってゲート
電極１゛１とした。A Ni layer was deposited on the exposed layer 10, patterned, and then heat treated (220'C, 20 minutes) to form a gate electrode 1.
本ＴＰＴはゲート電極に電圧を印加しないときに電流が
流れるいわゆるデプリｉジョン形トランジスタで、ゲー
ト電極に逆バイアス（負電圧）を加えるとＯＦＦ状態と
なる。ゲート電極はショットキ障壁を形成しており、と
くにこの場合はＮｉとａ−５ｉ：Ｈの界面反応Ｍ（界面
反応層に関しては特願昭５７−２２０６４１に詳述され
ている）を利用しているため、この界面特性は良好かつ
安定なものでありＴＰＴ特性も安定かつ良好なものとな
るものである。さらに電流−電圧特性に影響を及ぼす４
層とｎ−の界面も良好であるため、トランジスタ特性の
劣化も少ない、、またプレーナ構造となっているため、
プロセス上も有利であり、ゲート電極が上部にある。た
め上部からの光の影響を受けにくいという特徴も有する
。遮光に関する特徴を更に指摘するならば、本拵造はプ
レーナ構造を有するため基板側からの光に対する対策も
比較的容易に行える。まずＣｒ蒸着膜をガラス基板上に
堆積した後この上に第２図に示したようなヌ４子を作製
すればよい、ゲート遮光も充分であるため、遮光効果は
大となる。遮光用Ｃｒ蒸着膜はａ−８ｉ：ＨＪＷ４との
密着性が良好であるため、−この観点からもむしろ望ま
しいプロセスで−ある。またこのＣｒｔｌ極を接地また
はバイアスをカシえることにより特性を安定化すること
ができる。This TPT is a so-called depletion type transistor in which current flows when no voltage is applied to the gate electrode, and turns off when a reverse bias (negative voltage) is applied to the gate electrode. The gate electrode forms a Schottky barrier, and in particular, in this case, the interfacial reaction M between Ni and a-5i:H (the interfacial reaction layer is detailed in Japanese Patent Application No. 57-220641) is utilized. Therefore, the interface properties are good and stable, and the TPT properties are also stable and good. Furthermore, it affects the current-voltage characteristics4.
Since the interface between the layer and the n- layer is also good, there is little deterioration of transistor characteristics. Also, because it has a planar structure,
It is also advantageous in terms of process, with the gate electrode located on the top. Therefore, it also has the characteristic of being less affected by light from above. To point out a further feature regarding light shielding, since this koshirazo has a planar structure, it is relatively easy to take measures against light from the substrate side. First, a Cr vapor-deposited film is deposited on a glass substrate, and then a 4-layer film as shown in FIG. 2 is fabricated thereon.Since the gate light shielding is sufficient, the light shielding effect is great. Since the light-shielding Cr vapor deposition film has good adhesion to a-8i:HJW4, it is a rather desirable process from this point of view as well. Furthermore, the characteristics can be stabilized by grounding this Crtl pole or by changing the bias.
また第２図あるいは上記実施例においてｎ −３ｉ：Ｈ
（ｉ）を堆積する前にａ−５ｉ ： Ｈ（ｐ）層を堆積
することを効果的である。In addition, in FIG. 2 or the above embodiment, n −3i:H
It is effective to deposit a-5i:H(p) layer before depositing (i).
実施例２：
第３図は本発明の別の実施例を示したものである。前記
実施例と同様ガラス基板１上にプラズマＣＶＤ法により
、ａ−５ｉ ： Ｈ（’ｉ） ＪＰｊ３ ａ、 ａ−８
ｉ：Ｈ（ｎ）層４． ａ−８ｉ ：Ｈ（ｉ） Ｍ３ｂ、
ａ−５ｉ ：Ｈ（ｎ）層５をこの順に堆積する。厚さは
それぞれ０．２ μｍ、０．１ μｍ。Embodiment 2: FIG. 3 shows another embodiment of the present invention. Similar to the above embodiment, a-5i: H('i) JPj3 a, a-8 was formed on the glass substrate 1 by the plasma CVD method.
i:H(n) layer 4. a-8i:H(i) M3b,
a-5i: H(n) layer 5 is deposited in this order. The thickness is 0.2 μm and 0.1 μm, respectively.
０．３ μｍ、０．０２ μｍである。They are 0.3 μm and 0.02 μm.
つづいてこれも前記実施例と同様にＣｒ ６ 。Next, this is also Cr6 as in the previous example.
ＡＱＴ層を蒸着し、パターニングしてソース電極８、ド
レイン電極９を形成した後これをマスクにしてａ−８ｉ
：、Ｈ（ｎ） Ｆａをエツチングする。After depositing an AQT layer and patterning it to form a source electrode 8 and a drain electrode 9, a-8i was formed using this as a mask.
:, H(n) Etches Fa.
ゲート電極１２の領域２以外をホトレジストによりカバ
ーしてから、ゲート電、極用金属としてのＣｒ１２を０
６１ μｍ蒸若し、リフトオフ法によりホトレジストと
その上のＣｒ電極膜を除去する。After covering the area other than the area 2 of the gate electrode 12 with photoresist, Cr12 as a metal for the gate electrode and electrode is removed.
The photoresist and the Cr electrode film thereon are removed by evaporation to a thickness of 61 μm or by a lift-off method.
試作素子はＢ−８ｉ ：Ｈ（ｎ−）領域をチャネルとす
るデプリーション形トランジスタで、ソース接地でドレ
インに正電圧を加えることにより電流が流れるｍ ａ−
Ｓ ｉ ： Ｈ（ｉ） ３とＣｒ１２の間にはショット
キ障壁が形成されゲート電圧に負電圧を印加するとチャ
ネルの伝導度が変調されてドレイン電流が減少する。The prototype device is a depletion type transistor whose channel is the B-8i:H(n-) region, and current flows by applying a positive voltage to the drain with the source connected.
A Schottky barrier is formed between S i :H(i) 3 and Cr12, and when a negative voltage is applied to the gate voltage, the conductivity of the channel is modulated and the drain current is reduced.
第４図は第３図の素子の変形素子で、ガラス基板上にＴ
ａ電極１４およびａ−８ｉ：Ｈ（ｐ）層１３を堆積した
点を除いて第３図の実施例と同様である。この素子では
ショットキバリアによる変調とともに、ａ−５ｉ−Ｈの
ｐｉｎ接合による変調も同時にかけることにより、電流
の制御を更に効果的に行っているものである。Figure 4 shows a modified element of the element shown in Figure 3, with a T
The embodiment is similar to the embodiment of FIG. 3 except that an a-electrode 14 and an a-8i:H(p) layer 13 are deposited. In this element, the current is controlled more effectively by simultaneously applying modulation by the a-5i-H pin junction as well as modulation by the Schottky barrier.
本実施例においてもプレーナ構造のメリットは維持され
ておりプロセス上有利な構成となっている。In this embodiment as well, the advantages of the planar structure are maintained and the structure is advantageous in terms of process.
実施例３：
第５図は本発明の別の実施例を示したものである。ガラ
ス基板上にまずゲート電極１２としてＣｒ層を０．１
μｍの厚さにス、バッタ法ににり堆積した後バターニン
グを施す、ついでプラズマＣＶＤ法によりａ Ｓ ｉ
： Ｈ（１） １３． ａ−５ｉ：Ｈ（ｎ）層１５を
それぞれ０．２ ７１ｍ。Embodiment 3: FIG. 5 shows another embodiment of the present invention. First, a 0.1% Cr layer is formed on a glass substrate as a gate electrode 12.
The film is deposited to a thickness of μm using a grasshopper method, then buttered, and then a Si is deposited using a plasma CVD method.
: H(1) 13. a-5i: H(n) layer 15 of 0.2 71 m each.
０．０５ μｍｊ４Ｈ！する。ソースおよびドレイン電
極８，９としてはＣｒを用いた。0.05 μmj4H! do. Cr was used for the source and drain electrodes 8 and 9.
動作は上記実施例と同様にデプリーション形のＦＥＴで
あり、ゲート電極に負電圧を加えることによりドレイン
電流を制御することが可能である。The FET operates as a depletion type FET in the same way as the above embodiments, and the drain current can be controlled by applying a negative voltage to the gate electrode.
第６図は本実施例の一変形を示したものである。FIG. 6 shows a modification of this embodiment.
ゲート電極１２上にアモルファスのａ −Ｓ ｉ Ｃ：
Ｈ（ｉ）１７を堆積したのち、 ａ−５ｉ ：Ｉ−Ｉ
（ｎ）１５ ｖ ａ Ｓ ｘ ： Ｈ（ｎ ” ）
５を堆積する。ａ−５ｉＣを堆積はプラズマＣＶＤ法
により、導入ガスをＳｉＨ＋とＣＨ，を用いて行なった
。動作は上記第５図の実施例の゛素子と同様である。Amorphous a-SiC on the gate electrode 12:
After depositing H(i)17, a-5i :I-I
(n) 15 v a S x : H(n ”)
Deposit 5. The a-5iC was deposited by plasma CVD using SiH+ and CH as introduced gases. The operation is similar to that of the element in the embodiment shown in FIG. 5 above.
実施例４： 第７図は本発明の別の実施例を示したもので。Example 4: FIG. 7 shows another embodiment of the present invention.
ａ−３ｉ ：Ｈ（ｎ” ）層５を後からつける工程によ
って作製するものである。a-3i: This is produced by a process in which the H(n'') layer 5 is added later.
このためには上記実施例と同様にａ−５ｉ：Ｈ（ｉ）３
ａ、ａ−８ｉ ：Ｈ（ｎ）１５．ａ−８ｉ：Ｈ（ｉ）３
ｂをこの順に堆積した後、Ｃｒ層をゲート電極用金属１
６として蒸着する。ゲート電極用加工を行い、ａ−８ｉ
：Ｈ層３ｂをドライエッチによりＢ−３１： Ｈ（ｎ
） Ｘｉ １５に達するまでエツチングする。ホトレジ
ス１−を残したまま二０層５を堆積し、リフトオフ法に
よりソース、ドレイン領域以外のｎ”Ｈをエッチオフす
る。ソース。For this purpose, a-5i:H(i)3
a, a-8i: H(n)15. a-8i:H(i)3
After depositing Cr layer 1 in this order, a Cr layer is deposited as gate electrode metal 1.
6. Processed for gate electrode, a-8i
:H layer 3b is dry-etched to form B-31: H(n
) Etch until Xi 15 is reached. A 20 layer 5 is deposited while leaving the photoresist 1-, and the n''H region other than the source and drain regions is etched off using the lift-off method. Source.
ドレイン電極８，９はＴａ層により形成し、Ｃｒ１６と
の選択エッチを可能としている。The drain electrodes 8 and 9 are formed of a Ta layer, allowing selective etching with Cr16.
本発明によればａ−５ｉ：Ｈと金属界面のショットキバ
リアをゲートとして利用するため、安定かつＯＮ電流の
大きい薄膜トランジスタが形成できるため、液晶ドライ
ブ用アレイ等に用いるスイッチ素子の面精を小さくでき
るので高い歩留りでアレイを形成でき極めて効果的であ
る。一本実施例においては半導体としてはａＪ −Ｓ
１ ：Ｈを主、として説明したが、これはａ；Ｓｉ：Ｈ
あるいはａ −５ｉＧａ等の材料であっても同様の効果
が期待できる。According to the present invention, since the Schottky barrier at the interface between a-5i:H and the metal is used as a gate, a thin film transistor that is stable and has a large ON current can be formed, so the surface roughness of switching elements used in liquid crystal drive arrays etc. can be reduced. This makes it possible to form arrays with high yield and is extremely effective. In this embodiment, the semiconductor is aJ-S
1 :H was explained as the main, but this is a;Si:H
Alternatively, similar effects can be expected with materials such as a-5iGa.
またゲート電極としてはａ−５ｉ：Ｈと金属の界面反応
層（特願昭４０−１６４５９号）を単独で用いることも
可能であり同様な特性が得られる。この場合金属を堆積
し熱処理した後、金属を除去する。It is also possible to use an interfacial reaction layer of a-5i:H and metal (Japanese Patent Application No. 16459/1989) alone as the gate electrode, and similar characteristics can be obtained. In this case, the metal is deposited, heat treated, and then removed.
さらにこの界面反応層は光の透明電極として動作するの
で、第８図に示す構造で光センサをかねるＴＰＴあるい
はホトトランジスタとしても動作させることが出来、広
い応用分野をもつものである。Furthermore, since this interfacial reaction layer operates as a transparent electrode for light, the structure shown in FIG. 8 can be operated as a TPT or a phototransistor that also serves as a light sensor, and has a wide range of applications.
ゲート用金属としてはＣｒ％Ｔａ以外にＭｏ。In addition to Cr%Ta, Mo is used as a gate metal.
Ｗ、Ｐｔ、Ｃｏ、Ｎｉ、Ｔｉ、Ｖ、Ｚｒ、Ｎｂ。W, Pt, Co, Ni, Ti, V, Zr, Nb.
Ｈｆ、Ｐｄ、Ｒｈ、Ｃｏ等を用いることができる。Hf, Pd, Rh, Co, etc. can be used.
第１図は従来の薄膜トランジスタの断面図、第２図〜第
°８図は本発明の実施例を示す薄膜トランジスタの断面
図である。
１・・・ガラス基板、２・・・ゲート領域、３，３ａ。
３ ｂ ・・・絶ａ膜、 ４・・・ａ−Ｓ ｉ ：’Ｈ
（ｉ） 、 ５−ａ −−５ｉ ： Ｈ（ｎ” ） 、
６−−−Ｃｒ、７ ・Ａ 崖、８・・・ソース電極、
９・・・ドレイン電極、１０・・・ａ−ｓｉ：Ｈ（ｎ）
、１１，１２・”ゲート塩４Ｍ、 １３− ａ −
８ｉ ： Ｈ（Ｐ） 、 １４−Ｔ ａ、１５−ａ−８
ｉ：Ｈ（ｎ）、１７−ａ−８ｉＣ（ｉ） 、１９−ａ−
第 １ 図
ｇｚ 図
烹 ３ 図
第４図
茗 ７ 図FIG. 1 is a sectional view of a conventional thin film transistor, and FIGS. 2 to 8 are sectional views of thin film transistors showing embodiments of the present invention. DESCRIPTION OF SYMBOLS 1... Glass substrate, 2... Gate region, 3, 3a. 3b...absolute membrane, 4...a-S i :'H
(i), 5-a --5i: H(n"),
6---Cr, 7・A cliff, 8...source electrode,
9...Drain electrode, 10...a-si:H(n)
, 11, 12・”gate salt 4M, 13- a −
8i: H(P), 14-T a, 15-a-8
i:H(n), 17-a-8iC(i), 19-a-
Figure 1 gz Figure 3 Figure 4 Meat 7 Figure
Claims (1)
ンコンをベースとした薄膜トランジスタにおいて、金属
と該アモルファスシリコンをベースとする材料の間のシ
ョットキ障壁をゲートとして用いることを特徴とする薄
膜トランジスタ。 ２、前記金属膜がＣｒ、Ｍｏ、Ｗ、Ｔａ、Ｔｉ、Ｎｉ、
Ｐｔ、Ｖ、Ｚｒ、Ｎｂ、Ｈｆ、Ｐｄ、Ｒｈ、Ｃｏの群か
ら選ばれた少なくとも一者を含有する金属膜であること
を特徴とする特許請求の範囲第１項記載の薄膜トランジ
スタ。 ３、前記金属膜が第２項記載の金属群から選ばれた一者
を含有する金属膜であり、直接半導体に接する導体層が
当該金属膜とアモルファスシリコンとの界面反応によつ
て形成されたことを特徴とする特許請求の範囲第１項記
載の薄膜トランジスタ。[Claims] 1. A thin film transistor based on an amorphous thin film consisting of a source, a drain, and a gate, characterized in that a Schottky barrier between a metal and a material based on the amorphous silicon is used as the gate. . 2. The metal film is Cr, Mo, W, Ta, Ti, Ni,
2. The thin film transistor according to claim 1, wherein the thin film transistor is a metal film containing at least one member selected from the group consisting of Pt, V, Zr, Nb, Hf, Pd, Rh, and Co. 3. The metal film is a metal film containing one member selected from the metal group described in item 2, and the conductor layer in direct contact with the semiconductor is formed by an interfacial reaction between the metal film and amorphous silicon. A thin film transistor according to claim 1, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59155251A JPH0815157B2 (en) | 1984-07-27 | 1984-07-27 | Method for manufacturing thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59155251A JPH0815157B2 (en) | 1984-07-27 | 1984-07-27 | Method for manufacturing thin film transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6135565A true JPS6135565A (en) | 1986-02-20 |
| JPH0815157B2 JPH0815157B2 (en) | 1996-02-14 |
Family
ID=15601836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59155251A Expired - Lifetime JPH0815157B2 (en) | 1984-07-27 | 1984-07-27 | Method for manufacturing thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0815157B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6334978A (en) * | 1986-07-29 | 1988-02-15 | Agency Of Ind Science & Technol | Thin film junction field-effect element |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687361A (en) * | 1979-12-19 | 1981-07-15 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS5691470A (en) * | 1979-12-25 | 1981-07-24 | Toshiba Corp | Semiconductor |
-
1984
- 1984-07-27 JP JP59155251A patent/JPH0815157B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687361A (en) * | 1979-12-19 | 1981-07-15 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS5691470A (en) * | 1979-12-25 | 1981-07-24 | Toshiba Corp | Semiconductor |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6334978A (en) * | 1986-07-29 | 1988-02-15 | Agency Of Ind Science & Technol | Thin film junction field-effect element |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0815157B2 (en) | 1996-02-14 |
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