JPS6135553A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体記憶装置の製造方法に関し、特に容量素
子の充放電により情報を記憶させる容量結合型メモリセ
ルの製造方法に係る。

〔発明の技術的背景〕

ＭＯ８型半導体記憶Ｈ置装、高集積化の進展と共に容量
結合型メモリセルによるものが主流となってきている。

こうした容量結合型メモリセルによる半導体記憶装Ｈ（
以下これをＤＲＡＭという）の集積度を更に向上させる
には、容量素子のせ占有面積縮小することが必須条件と
なるが、これは結合容量の減少を招き、回路動作マージ
ンの低下およびソフトエラー増大を生じる原因となる。

従って、ＤＲＡＭを更に高集積化するためには単位面積
当りの結合容量をできるだけ大きくすることが望まれる
。

そのための一つの手段として、容量素子を構成するＭＯ
Ｓキャパシタの絶縁１１Ｑを薄くすることが考えられる
。しかし、この絶縁膜の膜厚は現在の２５６にビットＤ
ＲＡＭでも既に２５０人まで薄くなっており、１Ｍビッ
トのＤＲＡＭでは約１００人と更に薄くなってきている
。従って、ＭＯＳキャパシタの絶縁膜をこれ以上薄くす
ることは耐圧の低下を招き、またピンホール等の欠陥が
増加して信頼性の低下および製造歩留りの低下をきたす
ことになるため、実用的な手段とはなり得ない。

そこで、結合容量の減少を伴うことなく容量素子の占有
面積を縮小し、ＤＲＡＭを高集積化する手段として、例
えば特開昭５１−１４８３８５号、同５２−１４９９８
９号等に開示されているように、半導体基板の主表面側
に溝を形成し、該溝部に容量素子を形成する手−法が提
案されている。この従来の方法を説明すれば次の通りで
ある。

まず、Ｐ型シリコン基板１の表面に周知の選択酸化法を
適用してフィールド酸化膜２を形成する（第２図（Ａ）
図示）。次いで、該フィールド酸化ｌｌ１Ｉ２で囲まれ
たメモリセ！し領域の容量素子形成予定部に、ＲＩＥ　
（リアクティブ・イオ、ン・エツチング）等の適当な方
法で凹溝３を形成する（第２図（Ｂ）図示）。次に、Ｎ
型不純物を含むシリコン酸化１１４、例えばＰＳＧＩＩ
！（燐添加硅酸ガラス膜）或いはＡＳＳＧ膜（砒素添加
硅酸ガラス膜）等を凹溝３の内部を含む容量素子形成予
定部上に堆積した後、熱拡散等により該シリコン酸化膜
３を拡散源としてシリコン基板１中にＮ型不純物を拡散
し、Ｎ型不純物領域５を形成する（第２図（Ｃ）図示）
。その後ゲート絶縁！！Ａ６を形成し、続いて導電性膜
の堆積およびパターンニングを行なってキャパシタ電極
７を形成し、容量素子部８を形成する（第２図（Ｄ）図
示）。しかる後、転送トランジスタのグー・ト絶縁膜９
およびゲート電極１ｏを形成し、更にソース領域１１お
よびドレイン領域１２を形成してメモリーセルを完成さ
せる（第２図（Ｅ）図示）。

上記のように凹溝３の溝壁を利用した容量素子８を形成
することによって、結合容量の低下を伴うことなく容量
素子の縮小を図り、信頼性の低下や製造歩留の低下を生
じることなくＤＲＡＭメモリーセルの高、集積化を図る
ことが可能となった。

〔背景技術の問題点〕

平坦な素子領域の表面に容量素子を形成する場合、容量
素子を構成する絶縁股下の不純物領域の形成には一般に
イオン注入が用いられている。これに対して、上記従来
の製造方法では容量素子８を構・成するＮ型不純物領域
５の形成に際し、イオン注入ではなく不純物を含む絶縁
膜４を拡散源とした熱拡散が用いられている。これは、
イオン注入では凹溝３の側壁中に不純物を導入すること
が非常に困難で、集積度が向上して凹溝３の開孔部の大
きさが溝の深さに対して小さくなればこの困難さは一段
と増大するからである。

ところで、周知のようにイオン注入法は熱拡散法に比較
して不純物濃度の制御性に優れた方法であり、Ｎ型不純
物領１５の形成にこのイオン注入を用いられないことか
ら、上記従来の製造方法には次のような問題があった。

即ち、不純物を含む酸化膜等を拡散源とした熱拡散では
、基板に導入される不純物の濃度が酸化膜中に含まれる
不純物の濃度のみならず、該酸化膜の厚さに依存するが
、上記従来の製造方法では凹溝３の内部に形成されるシ
リコン酸化ｌＩ４の厚さが不均一となり、従ってＮ型不
純物領域５の不純物濃度の制御性が低い。

他方、回路の動作やプロセス制御の面からは、基板中に
導入されるべき不純物の濃度には略１０”ｏｍ”〜１０
１ツα°３という制限があり、従来の製造方法ではＮ型
不純物領１５の不純物ｍｉがこの範囲に収まらなくなる
ため望ましい素子特性が得られないという不都合が生じ
ることになる。

〔発明の目的〕

本発明は上記事情に鑑みてなされたもので、素子領域表
面に設けた凹溝を用いて容量結合型メモリセルの容量素
子を形成した半導体装置を製造するに際し、前記凹溝の
溝壁に沿って形成される不襄物領域のＳｆ！Ｉを高１１
度で制御し、高集積化と共に素子特性の向上を図ること
ができる半導体装置の製造方法を提供しようとするもの
である。

〔発明の概要〕

本発明では第１図で説明した従来の方法のように凹溝３
を形成した後にＮ型不純物領域５を拡散形成するのでは
なく、予め形成されたＮ型領域の内部にその表面から凹
溝な形成することにより凹溝の溝壁を取囲むＮ型不純物
領域を形成することとし、狭い凹溝内に不純物拡散する
ことの困雌を回避したものである。

即ち、本発明による半導体装置の製造方法は、所定領域
に所定深さの第一導電型不純物領域を有し且つ平坦な表
面を有する第二導電型単結晶半導体層を形成する工程と
、前記第一導電型不純物領域をその表面から選択的にエ
ツチングすることにより該第一導電型不純物領域のみで
限定された凹溝を形成する工程と、該凹溝の面壁表面上
に絶縁膜を介してキャパシタ電極を形成することにより
容量結合型メモリセルの容量素子を形成すると共に、前
記第二導電型単結晶半導体層の表面には容量結合型メモ
リセルの転送トランジスタを形成する工程とを具備した
ことを特徴とするものである。

所定領域に所定深さの第一導電型不純物領域を有し且つ
平坦な表面を有すや第二導電型単結晶半導体層を形成す
るための最も簡単な方法は、第二導電型半導体基板の所
定領域表面から第一Ｓ電型不純物を選択的にドープする
ことである。この場合の不純物ドープ法には熱拡散のみ
ならずイオン注入法を用いることも可能で、何れにして
も不純物濃度の制御性は従来の方法に比して格段に優れ
ている。

また、所定領域に所定深さの第一導電型不純物領域を有
し且つ平坦な表面を有する第二導電型単結晶半導体層は
、選択的なエピタキシャル成長法を用いることによって
も形成することができる。

例えば、第二導電型半導体基板の所定領域表面のみに選
択的に第一導電型単結晶半導体層をエピタキシャル成長
させ、それ以外の表面には第二ｓＮ型単結晶半導体層を
エピタキシャル成長させればよい。

上記の選択的エピタキシャル成長法は、半導体基板表面
のエピタキシャル成長させるべき所定領域のみを露出さ
せて他の表面ば絶縁膜で被覆し、この状態でエピタキシ
ャル成長法を実施すればよい。また、エピタキシャル成
長の雰囲気下で選択的にレーザー照射を行ない、所望の
領域にのみ前記第一導電型単結晶半導体層また多よ前記
第二導電型半導体層をエピタキシャル成長させる方法を
用いることも可能である。

〔発明の実施例〕

以下に第１図（Ａ）〜（Ｆ）を参照し、選択的エピタキ
シャル成長を用いた本発明の一実施例を説明する。

（１）まず、Ｐ型シリコン基板２１の表面に熱酸化１１
２２を形成し、該熱截化１！ｌ！２２を選択的にエツチ
ングすることにより容量素子形成予定部のシリコン基板
２１表面を露出させる。続いてこの状態でエピタキシャ
ル成長を行なわせることにより、シリコン基板２１の露
出表面にのみＮ型不純物を含むエピタキシャルシリコン
層２′３を選択的に形成する（第１図（Ａ）図示）。

（２）次に、熱酸化膜２２を除去した後、今度はＮ型エ
ピタキシャルシリコ２層２３の、頂面のみを熱酸化膜２
４で覆う。この状態で再びエピタキシャル成長を行なう
ことにより、Ｎ型エピタキシャル層２３が形成されなか
ったシリコン基板２１の表面にＰ型不純物を含むエピタ
キシャルシリコン層２５を成長させ、平坦な表面を得る
（第１図（Ｂ）図示）。

（３）次に、熱酸化膜２４を除去し、必要に応じて表面
の平坦化のためにエツチングを施した後、Ｐ型エピタキ
シャルシリコン層２５の表面に周知の選択酸化法を施す
ことによってフィールド酸化膜２６を形成し、該フィー
ルド酸化膜２６で囲まれたメモリセル用の素子領域を分
離する（第１図（Ｃ）図示）。

（４）次に、Ｎ型エピタキシャル層２３の外縁よりも内
側に、その表面から選択的にＲＩＥ（リアクティブ・イ
オン・エツチング）を施し、Ｎ型エピタキシャルシリコ
２層２３の厚さよりも浅い凹溝２７を形成する（第１図
（Ｄ）図示）。

この結果、図示のように凹溝２７の溝壁面全部を取囲む
Ｎ型不純物領域２３′が形成される。

（５）次に、凹溝２７の溝壁を含む素子領域表面を熱酸
化してキ＋バシタ絶縁１！、！　２８を形成した後、ア
ルミニウムの蒸着およびびパターンニングを行なって容
量素子３０を形成する（°第１図（Ｅ）図示）。

（６１その後、通常のＭＯＳプロセスに従って素子領域
のＰ型表面に新たにゲート絶縁膜３１を形成し、該ゲー
ト絶縁膜を介してゲート電極３２を形成した後、更にＮ
型のソース領域３３およびドレイン領域３４を形成して
転送トランジスタ３５を形成することによりメモリセル
を完成させる（第１図（Ｆ）図示）。

上記の実施例によれば、Ｎ型不純物領域２３′の不純物
濃度は第１１Ｋ　（、Ａ　）のエピタキシャル成長でＮ
型エピタキシャルシリコ２層２３を形成する際に制御で
きる。従って、第２図（Ｃ）で説明した従来法のように
、凹溝の溝壁に形成したＰＳＧＭ！等からの熱拡散で形
成されたＮ型不純物領域５に比較して不純物濃度を高精
度で制御することができる。その結果、ＤＲＡＭのｍｓ
積化と共に素子特性の向上を図ることが可能である。

なお、第１図（Ａ）のような選択的エピタキシャル成長
を行なう代りに、Ｐ型シリコン基板２１の全表面にＮ型
エピタキシャルシリコン層を成長させた後、該エピタキ
シャル層を選択的にエツチングして所定領域にのみＮ型
エピタキシャルシリコ２層２３を残置するようにしても
よい。

〔発明の効果〕

以上詳述したように、本発明による半導体装置の製造方
法を適用すれば、素子領域表面に設けた凹溝を用いて容
量結合型メモリセルの容量素子を形成することにより高
集積化を達成すると同時に、前記凹溝のｙ！壁゛に沿り
て形成される不純物領域の濃度を高精度で制御して素子
特性の向上を図ることができる等、極めて顕茗な効果が
得られるものであｐｏ

【図面の簡単な説明】

第１図（Ａ）〜（Ｆ）は本発明の一実施例になる半導体
装置の製造方法をその製造工程に沿って説明した断面図
、第２図（Ａ）〜（Ｅ）は従来の半導体装置の製造方法
をその製造工程に沿って説明した断面図である。 ２１・・・Ｐ型シリコン基板、２２・・・熱酸化膜、２
３・・・Ｎ型エピタキシャルシリコンＪ、２３・・・Ｎ
型不純物領域、２４・・・熱酸化膜、２５・・・Ｐ型エ
ピタキシャルシリコン層、２６・・・フィールド酸化膜
、２７・・・凹溝、２８・・・キャパシタ絶縁膜、２９
・・・キャパシタ電極、３０・・・容量素子、３１・・
・ゲート絶縁膜、３２・・・ゲート電極、３３・・・ソ
ース領域、３４ドレイン領域、３５・・・転送トランジ
スタ。 出願人代理人　弁理士　鈴江武彦 第１図 第２図

Claims (4)

【特許請求の範囲】
1. （１）所定領域に所定深さの第一導電型不純物領域を有
   し且つ平坦な表面を有する第二導電型単結晶半導体層を
   形成する工程と、前記第一導電型不純物領域をその表面
   から選択的にエツチングすることにより該第一導電型不
   純物領域のみで限定された凹溝を形成する工程と、該凹
   溝の溝壁表面上に絶縁膜を介してキャパシタ電極を形成
   することにより容量結合型メモリセルの容量素子を形成
   すると共に、前記第二導電型単結晶半導体層の表面には
   容量結合型メモリセルの転送トランジスタを形成する工
   程とを具備したことを特徴とする半導体装置の製造方法
   。
2. （２）第二導電型半導体基板の所定領域表面にのみ第一
   導電型不純物を含む単結晶半導体層を選択的にエピタキ
   シャル成長させると共に、該所定領域を除く前記半導体
   基板の表面には選択的に第二導電型不純物を含む単結晶
   半導体層をエピタキシャル成長させることにより、所定
   領域に所定深さの第一導電型不純物領域を有し且つ平坦
   な表面を有する第二導電型単結晶半導体層を形成するこ
   とを特徴とする特許請求の範囲第１項記載の半導体装置
   の製造方法。
3. （３）前記所定領域を除く前記第二導電型半導体基板の
   表面に絶縁膜を形成して第一導電型不純物を含む半導体
   層のエピタキシャル成長を行なうことにより、前記所定
   領域における半導体基板の露出表面にのみ選択的に前記
   第一導電型単結晶半導体層を形成した後、前記絶縁膜を
   除去し、前記第一導電型単結晶半導体層の頂面に絶縁膜
   を形成して第二導電型不純物を含む半導体層のエピタキ
   シャル成長を行なうことにより前記第二導電型単結晶半
   導体層を形成することを特徴とする特許請求の範囲第２
   項記載の半導体装置の製造方法。
4. （４）第二導電型半導体基板の表面から選択的に第一導
   電型不純物をドープすることにより、所定領域に所定深
   さの第一導電型不純物領域を有し且つ平坦な表面を有す
   る第二導電型単結晶半導体層を形成することを特徴とす
   る特許請求の範囲第１項記載の半導体装置の製造方法。