JPS6135374A - デイジタル回路検査装置 - Google Patents
デイジタル回路検査装置Info
- Publication number
- JPS6135374A JPS6135374A JP15703284A JP15703284A JPS6135374A JP S6135374 A JPS6135374 A JP S6135374A JP 15703284 A JP15703284 A JP 15703284A JP 15703284 A JP15703284 A JP 15703284A JP S6135374 A JPS6135374 A JP S6135374A
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- JP
- Japan
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- hold
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- microprocessor
- signal
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ディジタル回路検査装置に関し、更に詳しく
は、検査装置が被検回路の目標点にアクティブ介入して
いる場合であっても、目標点及びその周辺回路部の動作
に影響を与えないようにしたディジタル回路検査装置に
ｒする。
は、検査装置が被検回路の目標点にアクティブ介入して
いる場合であっても、目標点及びその周辺回路部の動作
に影響を与えないようにしたディジタル回路検査装置に
ｒする。
（従来の技術）
近年、半導体技術の進歩発展により、あらゆる産業の分
野でマイクロプロセッサ（マイクロコンビコータ）が用
いられるようになってきている。
野でマイクロプロセッサ（マイクロコンビコータ）が用
いられるようになってきている。
従来のディジタル回路（特に制御回路）は、そのほとん
どの部分がマイクロプロセッサに置換され、回路もコン
パクトになり信頼性も向上した。このようなディジタル
回路のマイクロプロセッサ化は、その反面、以下に示す
ような不具合も生ぜしめた。
どの部分がマイクロプロセッサに置換され、回路もコン
パクトになり信頼性も向上した。このようなディジタル
回路のマイクロプロセッサ化は、その反面、以下に示す
ような不具合も生ぜしめた。
即ち、回路の状態を調べることが困難になってきたので
ある。従来のＩＣを用いたディジタル回路の場合、回路
のほとんどの部分の波形をロジックアナライザ乃至はオ
シロスコープで観測することができ、故障箇所の発見も
容易である。
ある。従来のＩＣを用いたディジタル回路の場合、回路
のほとんどの部分の波形をロジックアナライザ乃至はオ
シロスコープで観測することができ、故障箇所の発見も
容易である。
これに対して、マイクロプロセッサを内蔵したディジタ
ル回路の場合、はとんどの動作がマイクロプロセッサ内
部で行われるので、その内部状態を直接観測することが
できない。このような場合においては、従来のようにロ
ジックアナライザ乃至はオシロスコープで回路状態を完
全に検査することは不可能である。そこで、マイクロプ
ロセッサを内蔵したディジタル回路の動作状態を検査す
るために、マイクロプロセッサアナライザ或いはパーソ
ナルデバッガと呼ばれるディジタル回路検査装置が出現
した。この種の装置は、それ自身にマイクロプロ１？ツ
サを内蔵しており、被検回路基板（ユーザ・ボード）の
、例えばマイクロプロセッサのソケットにプローブを接
続し、内部クロック或いは被検回路基板上のクロックに
同期させてデータバスの状態を内部に取り込み、これら
取り込んだデータに基づいて回路の動作状態を判断する
ようになっている。
ル回路の場合、はとんどの動作がマイクロプロセッサ内
部で行われるので、その内部状態を直接観測することが
できない。このような場合においては、従来のようにロ
ジックアナライザ乃至はオシロスコープで回路状態を完
全に検査することは不可能である。そこで、マイクロプ
ロセッサを内蔵したディジタル回路の動作状態を検査す
るために、マイクロプロセッサアナライザ或いはパーソ
ナルデバッガと呼ばれるディジタル回路検査装置が出現
した。この種の装置は、それ自身にマイクロプロ１？ツ
サを内蔵しており、被検回路基板（ユーザ・ボード）の
、例えばマイクロプロセッサのソケットにプローブを接
続し、内部クロック或いは被検回路基板上のクロックに
同期させてデータバスの状態を内部に取り込み、これら
取り込んだデータに基づいて回路の動作状態を判断する
ようになっている。
第２図はこの種の装置の基本概念を示す図である。図に
おいて、１はディジタル回路検査装置本体、２はＰＯＤ
である。ＰＯＤは検査装置本体１と被検回路基板６との
間の中継器である。即ち、被検回路基板６から取り込ん
だデータを検査装置本体１が必要とするデータを送り出
す機能を有している。そして、ＰＯＤ２に搭載されるマ
イクロプロセッサは被検回路基板６中のそれと一致する
＝ ９− ように選択される。マイクロプロセッサとしては、例え
ば１ＡＰＸ１８６が用いられる。該ＰＯＤ ２と検査装
置本体１とはケーブル３で接続されている。
おいて、１はディジタル回路検査装置本体、２はＰＯＤ
である。ＰＯＤは検査装置本体１と被検回路基板６との
間の中継器である。即ち、被検回路基板６から取り込ん
だデータを検査装置本体１が必要とするデータを送り出
す機能を有している。そして、ＰＯＤ２に搭載されるマ
イクロプロセッサは被検回路基板６中のそれと一致する
＝ ９− ように選択される。マイクロプロセッサとしては、例え
ば１ＡＰＸ１８６が用いられる。該ＰＯＤ ２と検査装
置本体１とはケーブル３で接続されている。
４はＰＯＤの先端にケーブル５を介して取り付けられた
プローブである。該プローブ４は複数個のチェックポイ
ントの信号を取り入れることができる構成になっており
、図に示すように被検回路基板６の所定の位置に接続さ
れる。接続点としては、例えば前述したＪ：うに被検回
路基板６内のマイクロプロセッサのソケットからデータ
バスが選択される。被検回路基板６には、マイクロプロ
セッサを含むディジタル回路が取り付けられている。
プローブである。該プローブ４は複数個のチェックポイ
ントの信号を取り入れることができる構成になっており
、図に示すように被検回路基板６の所定の位置に接続さ
れる。接続点としては、例えば前述したＪ：うに被検回
路基板６内のマイクロプロセッサのソケットからデータ
バスが選択される。被検回路基板６には、マイクロプロ
セッサを含むディジタル回路が取り付けられている。
尚、プローブ４の代わりに【Ｃクリップ等で被検回路基
板６と接続されるようになっているものもある。
板６と接続されるようになっているものもある。
このようなディジタル回路検査装置において、プローブ
４は被検回路基板６のデータバスに取り付けられ、デー
タバス上のある時刻における状態が検査装置内部或いは
外部からのクロックによって内部に取り込まれ、ＰＯＤ
２によってエミュートされた後、検査装置本体１に送ら
れる。検査装置本体１は取り込んだデータを所定のアル
ゴリズムに従って演算処理し、演算結果は内蔵のＣＲＴ
上に表示される。操作者（ユーザ）はこの表示を観て、
被検回路基板６の動作状態（例えば正常か異常か）を知
ることができる。或いは、場合によっては被検回路基板
６の動作が正常であるかどうか判断する機能を検査装置
本体自体にもたせ、その判断結果をＣＲＴに表示させる
こともできる。
４は被検回路基板６のデータバスに取り付けられ、デー
タバス上のある時刻における状態が検査装置内部或いは
外部からのクロックによって内部に取り込まれ、ＰＯＤ
２によってエミュートされた後、検査装置本体１に送ら
れる。検査装置本体１は取り込んだデータを所定のアル
ゴリズムに従って演算処理し、演算結果は内蔵のＣＲＴ
上に表示される。操作者（ユーザ）はこの表示を観て、
被検回路基板６の動作状態（例えば正常か異常か）を知
ることができる。或いは、場合によっては被検回路基板
６の動作が正常であるかどうか判断する機能を検査装置
本体自体にもたせ、その判断結果をＣＲＴに表示させる
こともできる。
（発明が解決しようとする問題点）
ところで、この種のディジタル回路検査装置が被検回路
基板中の目標点に対してアクティブ介入していてＰＯＤ
上のマイクロプロセッサをホールド状態にしているとき
には、ＰＯＤ２上のマイクロプロセッサと被検回路基板
６間のバス（ケーブル５）は、ハイインピーダンス状態
になる。つまり、検査装置（含ＰＯＤ）と目標点の間で
は情報のやりとりを行うことはできない。この時、目標
点及びイの周辺回路（例えばＤＭＡコントローラ等）が
動作していて、ＰＯＤ上のマイクロプロセッサに対して
、ホールド要求信号を出す場合がある。そしてホールド
要求信号を出したら、当該マイクロプロセッサからホー
ルド確認信号が返ってくるまで待機状態になる。前述し
たように検査装置本体が目標点に対してアクティブ介入
していて、且つＰＯＤ上のマイクロプロセッサがホール
ド状態のときには、ＰＯＤ上のマイクロプロセッサと目
標点をつなぐバスはハイインピーダンス状態であるので
、ホールド要求信号はマイクロプロセッサまで届かない
。従って、ホールド要求信号を出した回路部分はハイイ
ンピーダンス状態が解除されるまで待機状態を保持し続
けるという不具合が生じてしまう。
基板中の目標点に対してアクティブ介入していてＰＯＤ
上のマイクロプロセッサをホールド状態にしているとき
には、ＰＯＤ２上のマイクロプロセッサと被検回路基板
６間のバス（ケーブル５）は、ハイインピーダンス状態
になる。つまり、検査装置（含ＰＯＤ）と目標点の間で
は情報のやりとりを行うことはできない。この時、目標
点及びイの周辺回路（例えばＤＭＡコントローラ等）が
動作していて、ＰＯＤ上のマイクロプロセッサに対して
、ホールド要求信号を出す場合がある。そしてホールド
要求信号を出したら、当該マイクロプロセッサからホー
ルド確認信号が返ってくるまで待機状態になる。前述し
たように検査装置本体が目標点に対してアクティブ介入
していて、且つＰＯＤ上のマイクロプロセッサがホール
ド状態のときには、ＰＯＤ上のマイクロプロセッサと目
標点をつなぐバスはハイインピーダンス状態であるので
、ホールド要求信号はマイクロプロセッサまで届かない
。従って、ホールド要求信号を出した回路部分はハイイ
ンピーダンス状態が解除されるまで待機状態を保持し続
けるという不具合が生じてしまう。
本発明はこのような点に鑑みてなされたものであって、
その目的は、目標点及びその周辺部の回路からホールド
要求信号が起こった場合でも被検回路側で動作シーケン
スが中断することのないようにしたディジタル回路検査
装置を実現することにある。
その目的は、目標点及びその周辺部の回路からホールド
要求信号が起こった場合でも被検回路側で動作シーケン
スが中断することのないようにしたディジタル回路検査
装置を実現することにある。
（問題点を解決するための手段）
前記した問題点を解決する本発明は、ディジタル回路の
動作を検査するマイクロプロセッサ搭載のディジタル回
路検査装置において、該ディジタル回路検査装置が目標
点に対してアクティブ介入している際に、目標点及びそ
の周辺回路部からホールド要求が起こった時、疑似ホー
ルド確認信号を目標点及びその周辺回路部に返してやる
ことにより周辺回路部の動作を中断させないように構成
したことを特徴とするものである。
動作を検査するマイクロプロセッサ搭載のディジタル回
路検査装置において、該ディジタル回路検査装置が目標
点に対してアクティブ介入している際に、目標点及びそ
の周辺回路部からホールド要求が起こった時、疑似ホー
ルド確認信号を目標点及びその周辺回路部に返してやる
ことにより周辺回路部の動作を中断させないように構成
したことを特徴とするものである。
（実施例）
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施例を示す電気回路図である。図
において、Ｇ＋はアクティブ介入中に検査装置本体１（
第２図参照）から生起されるホールド要求信号ＨＯＬＤ
Ｉ （バーは角論理アクティブを示す。以下同じ）を受
けるインバータ、Ｇ２はその一方の入力に該インバータ
Ｇ１の出力を、他方の入力に目標点及びその周辺回路部
より生起されるホールド要求信号１１０１−Ｄ２を受け
るオアゲートである。該オアゲートＧ２からはＰＯＤ
２上のマイクロプロセッサへのホールド要求信号Ｈ０１
Ｄ３が出力される。ＵはそのＤ入力にＨＯＬＤ２信号を
受け、クロックＣＬＫの立上りによりラッチするＤタイ
プフリップフロップ、Ｇ３はその一方の入力に該フリッ
プフロップＵのＱ出力を、他方の入力にＰＯＣ３上のマ
イクロプロセッサから生起されるホールド確認信号１−
（Ｌ Ｄ Ａ ２を受けるアンドゲートである。クロッ
クＣＬＫは、マイクロプロセッサのクロックと同期して
いる。フリップフロップＵのクリア入力端子ＣＬＲには
、クリア信号百零〒百０が入力され、クリア信号Ｒ８Ｔ
によって該フリップフロップＵはリセットされてそのＱ
出力は“０°′になるようになっている。アンドゲート
Ｇ３からは目標点及びその周辺回路部に返されるホール
ド確認信号トＩＬＤＡ１を出力する。
において、Ｇ＋はアクティブ介入中に検査装置本体１（
第２図参照）から生起されるホールド要求信号ＨＯＬＤ
Ｉ （バーは角論理アクティブを示す。以下同じ）を受
けるインバータ、Ｇ２はその一方の入力に該インバータ
Ｇ１の出力を、他方の入力に目標点及びその周辺回路部
より生起されるホールド要求信号１１０１−Ｄ２を受け
るオアゲートである。該オアゲートＧ２からはＰＯＤ
２上のマイクロプロセッサへのホールド要求信号Ｈ０１
Ｄ３が出力される。ＵはそのＤ入力にＨＯＬＤ２信号を
受け、クロックＣＬＫの立上りによりラッチするＤタイ
プフリップフロップ、Ｇ３はその一方の入力に該フリッ
プフロップＵのＱ出力を、他方の入力にＰＯＣ３上のマ
イクロプロセッサから生起されるホールド確認信号１−
（Ｌ Ｄ Ａ ２を受けるアンドゲートである。クロッ
クＣＬＫは、マイクロプロセッサのクロックと同期して
いる。フリップフロップＵのクリア入力端子ＣＬＲには
、クリア信号百零〒百０が入力され、クリア信号Ｒ８Ｔ
によって該フリップフロップＵはリセットされてそのＱ
出力は“０°′になるようになっている。アンドゲート
Ｇ３からは目標点及びその周辺回路部に返されるホール
ド確認信号トＩＬＤＡ１を出力する。
一方、ＰＯＣ３上のマイクロプロセッサから生起された
ホールド確認信号ＨＬ ＤΔ２は、アンドゲートＧ３に
入る他、そのまま外部に出力されて他の用途に用いられ
る。尚、図に示す回路は、例えばプローブ４中に設ける
ことができる。このように構成され１こ回路の動作を第
３図に示すタイミングヂャートを参照しながら説明すれ
ば、以下の通りである。
ホールド確認信号ＨＬ ＤΔ２は、アンドゲートＧ３に
入る他、そのまま外部に出力されて他の用途に用いられ
る。尚、図に示す回路は、例えばプローブ４中に設ける
ことができる。このように構成され１こ回路の動作を第
３図に示すタイミングヂャートを参照しながら説明すれ
ば、以下の通りである。
第３図において、〈イ）はクロックＣＬＫを、（ロ）は
目標点及びその周辺回路部より生起されるホールド要求
信号ＨＯＬ Ｄ ２を、（ハ）はＰＯＤ上のマイクロプ
ロセッサで生起されるホールド確認信号ＨＬＤＡ２をそ
れぞれ示す。
目標点及びその周辺回路部より生起されるホールド要求
信号ＨＯＬ Ｄ ２を、（ハ）はＰＯＤ上のマイクロプ
ロセッサで生起されるホールド確認信号ＨＬＤＡ２をそ
れぞれ示す。
検査装置が目標点に対してアクティブ介入している状態
の動作について説明する。当初は、目標点及びその周辺
回路部からホールド要求は起きていないので、第３図（
ロ）に示すように１−（ＯＬＤ２は°゛Ｏ″である。従
って、ホールド要求信号ＨＯＬＤ２を受けるフリップフ
ロップＵのＱ出力も０″、従って、図に示す回路から目
標点及びその周辺部に返されるホールド確認信号）ＩＬ
ＤＡＩは０″である。今、時刻１．において目標点及び
その周辺回路部から第３図（ロ）に示すようにホールド
要求信号ＨＯＬＤ２が生起されたものとする。即ち、Ｈ
ＯＬＤ２は時刻ｔ１において１″になる。この信号は、
クロックＯＬ、 Ｋの次の立−Ｌりでフリップフロップ
Ｕにラッチされ、そのＱ出力は゛１”に転じる。この時
点では、まだホールド確認信号ＨＬＤＡ１はＯ″である
。
の動作について説明する。当初は、目標点及びその周辺
回路部からホールド要求は起きていないので、第３図（
ロ）に示すように１−（ＯＬＤ２は°゛Ｏ″である。従
って、ホールド要求信号ＨＯＬＤ２を受けるフリップフ
ロップＵのＱ出力も０″、従って、図に示す回路から目
標点及びその周辺部に返されるホールド確認信号）ＩＬ
ＤＡＩは０″である。今、時刻１．において目標点及び
その周辺回路部から第３図（ロ）に示すようにホールド
要求信号ＨＯＬＤ２が生起されたものとする。即ち、Ｈ
ＯＬＤ２は時刻ｔ１において１″になる。この信号は、
クロックＯＬ、 Ｋの次の立−Ｌりでフリップフロップ
Ｕにラッチされ、そのＱ出力は゛１”に転じる。この時
点では、まだホールド確認信号ＨＬＤＡ１はＯ″である
。
ＰＯＣ３上のマイクロプロセッサへのホールド要求信号
）−１０１Ｄ ３が０″になると、該マイクロプロセッ
サはホールド状態が解除され各クロック信＠ ＣＬ Ｋ
の立上り毎にホールド要求信号入力（ＨＯＬＤ２＞をサ
ンプルする。その時、バス・サイクルを実行中であれば
それが終了した時点で、そうでない場合はアイドルクロ
ックが終った時点ｔ２で第３図（ハ）に示すようにホー
ルド確認信号ＨＬＤＡ２をそれまでの０°′から１″に
する。このＨＬ Ｄ Ａ ２信号は、アンドゲートＧ３
に入り、該Ｇ３でフリップ７０ツブＵのＱ出力との間で
アンドゲートがとられ、目標点及びその周辺回路に対し
て第３図（ハ）に示す信号ＨＬ Ｄ Ａ ２と同波形の
ホールド確認信号ＨＬＤΔ１を出力する。目標点及びそ
の周辺回路部は、このホールド確認信号ＨＬＤΔ１を受
は取り、それまでの待機状態を解除して次のシーケンス
に進むことができる。マイクロプロセッサから生起され
るホールド確認信号ＨＬ Ｄ Ａ ２が第３図（ハ）に
示すように時刻ｔ３においてクロックＣＬＫに同期して
゛０”になると、目標点及びその周辺回路部に返される
ホールド確認信号ＨＬＤＡＩもＯ゛′になる。尚、ノリ
ツブフロップＵの方は、そのクリア人力ＣＬＲが“Ｏ゛
′にならない限り、Ｑ出力は依然として°′１”のまま
である。
）−１０１Ｄ ３が０″になると、該マイクロプロセッ
サはホールド状態が解除され各クロック信＠ ＣＬ Ｋ
の立上り毎にホールド要求信号入力（ＨＯＬＤ２＞をサ
ンプルする。その時、バス・サイクルを実行中であれば
それが終了した時点で、そうでない場合はアイドルクロ
ックが終った時点ｔ２で第３図（ハ）に示すようにホー
ルド確認信号ＨＬＤＡ２をそれまでの０°′から１″に
する。このＨＬ Ｄ Ａ ２信号は、アンドゲートＧ３
に入り、該Ｇ３でフリップ７０ツブＵのＱ出力との間で
アンドゲートがとられ、目標点及びその周辺回路に対し
て第３図（ハ）に示す信号ＨＬ Ｄ Ａ ２と同波形の
ホールド確認信号ＨＬＤΔ１を出力する。目標点及びそ
の周辺回路部は、このホールド確認信号ＨＬＤΔ１を受
は取り、それまでの待機状態を解除して次のシーケンス
に進むことができる。マイクロプロセッサから生起され
るホールド確認信号ＨＬ Ｄ Ａ ２が第３図（ハ）に
示すように時刻ｔ３においてクロックＣＬＫに同期して
゛０”になると、目標点及びその周辺回路部に返される
ホールド確認信号ＨＬＤＡＩもＯ゛′になる。尚、ノリ
ツブフロップＵの方は、そのクリア人力ＣＬＲが“Ｏ゛
′にならない限り、Ｑ出力は依然として°′１”のまま
である。
上述の説明ではマイクロプロセッサとして１ＡＰＸ１８
６を用いた場合を例にとったが、使用マイクロプロセッ
サはこれに限る必要はなく、他の例えば１ＡＰＸ１８８
やｉ ＡＰＸ８６であってもよい。
６を用いた場合を例にとったが、使用マイクロプロセッ
サはこれに限る必要はなく、他の例えば１ＡＰＸ１８８
やｉ ＡＰＸ８６であってもよい。
（発明の効果）
以上詳細に説明したように、本発明によれば、検査装置
が被検回路基板にアクティブ介入している状態で、目標
点及びその周辺回路部からホールド要求信号が生起され
た場合に、擬似的ホールド確認信号を目標点及びその周
辺部に返してやることにより被検回路側の動作シーケン
スを中断させずにすむ。従って、本発明によれば、被検
回路側のＤＭＡ動作を妨害せずにエミュレーション機能
を実現するご仁ができる。
が被検回路基板にアクティブ介入している状態で、目標
点及びその周辺回路部からホールド要求信号が生起され
た場合に、擬似的ホールド確認信号を目標点及びその周
辺部に返してやることにより被検回路側の動作シーケン
スを中断させずにすむ。従って、本発明によれば、被検
回路側のＤＭＡ動作を妨害せずにエミュレーション機能
を実現するご仁ができる。
第１図は本発明の一実施例を示す電気回路図、第２図は
ディジタル回路検査装置の基本概念を示す図、第３図は
各部の動作を示すタイミングチャートである。 １・・・検査装置本体 ２・・・ＰＯＤ５・・・ケー
ブル ４・・・プローブ６・・・被検回路基板
Ｕ・・・フリップフロップＧ１〜Ｇ３・・・ゲート
ディジタル回路検査装置の基本概念を示す図、第３図は
各部の動作を示すタイミングチャートである。 １・・・検査装置本体 ２・・・ＰＯＤ５・・・ケー
ブル ４・・・プローブ６・・・被検回路基板
Ｕ・・・フリップフロップＧ１〜Ｇ３・・・ゲート
Claims (1)
- ディジタル回路の動作を検査するマイクロプロセッサ搭
載のディジタル回路検査装置において、該ディジタル回
路検査装置が目標点に対してアクティブ介入している際
に、目標点及びその周辺回路部からホールド要求が起こ
った時、疑似ホールド確認信号を目標点及びその周辺回
路部に返してやることにより周辺回路部の動作を中断さ
せないように構成したことを特徴とするディジタル回路
検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15703284A JPS6135374A (ja) | 1984-07-27 | 1984-07-27 | デイジタル回路検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15703284A JPS6135374A (ja) | 1984-07-27 | 1984-07-27 | デイジタル回路検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6135374A true JPS6135374A (ja) | 1986-02-19 |
Family
ID=15640695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15703284A Pending JPS6135374A (ja) | 1984-07-27 | 1984-07-27 | デイジタル回路検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6135374A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0387859U (ja) * | 1989-12-20 | 1991-09-06 |
-
1984
- 1984-07-27 JP JP15703284A patent/JPS6135374A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0387859U (ja) * | 1989-12-20 | 1991-09-06 |
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