JPS6134636A - 補助プロセツサのｄｍａ検出回路 - Google Patents
補助プロセツサのｄｍａ検出回路Info
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- JPS6134636A JPS6134636A JP15703084A JP15703084A JPS6134636A JP S6134636 A JPS6134636 A JP S6134636A JP 15703084 A JP15703084 A JP 15703084A JP 15703084 A JP15703084 A JP 15703084A JP S6134636 A JPS6134636 A JP S6134636A
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- Japan
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- signal
- dma
- auxiliary processor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野）
本発明はディジタル回路検査装置に用いる補助プロセッ
サのＤＭＡ検出回路に関する。
サのＤＭＡ検出回路に関する。
（従来の技術）
近年、半導体技術の進歩発展により、あらゆる産業の分
野でマイクロプロはツリー（マイクロコンピュータ）が
用いられるようになってぎている。
野でマイクロプロはツリー（マイクロコンピュータ）が
用いられるようになってぎている。
従来のディジタル回路（特に制御回路）は、そのほとん
どの部分がマイクロプロセラ１ノ°に置換され、回路も
コンパクトになり信頼性も向」ニした。このようなディ
ジタル回路のマイクロプロセッサ化は、その反面、以下
に示すような不具合も生ぜしめた。
どの部分がマイクロプロセラ１ノ°に置換され、回路も
コンパクトになり信頼性も向」ニした。このようなディ
ジタル回路のマイクロプロセッサ化は、その反面、以下
に示すような不具合も生ぜしめた。
即ち、回路の状態を調べることが困難になってきたので
ある。従来のＩＣを用いたディジタル回路の場合、回路
のほとんどの部分の波形をロジックアナライザ乃至はオ
シロスコープで観測づ−ることができ、故障箇所の発見
も容易である。
ある。従来のＩＣを用いたディジタル回路の場合、回路
のほとんどの部分の波形をロジックアナライザ乃至はオ
シロスコープで観測づ−ることができ、故障箇所の発見
も容易である。
これに対して、マイクロブ［１ｔ？ツサを内蔵したディ
ジタル回路の場合、はとんどの動作がマイクロプロセッ
サ内部で行われるので、その内部状態を直接観測づるこ
とができない。このＪ：うな場合においては、従来のよ
うにロジックアナライザ乃至はオシロスコープで回路状
態を完全に検査することは不可能である。そこで、マイ
クロプロセッサを内蔵したディジタル回路の動作状態を
検査するために、マイクロプロセッサアナライザ或いは
パーソナルデバッガと呼ばれるディジタル回路検査装置
が出現【ノた。この種の装置は、それ自身にマイクロプ
ロセッサを内蔵しており、被検回路基板の、例えばデー
タバスにプローブを接続し、内部クロック或いは被検回
路基板上のクロックに同期させてデータバスの状態を内
部に取り込み、これら取り込んだデータに基づいて回路
の動作状態を判断するようになっている。
ジタル回路の場合、はとんどの動作がマイクロプロセッ
サ内部で行われるので、その内部状態を直接観測づるこ
とができない。このＪ：うな場合においては、従来のよ
うにロジックアナライザ乃至はオシロスコープで回路状
態を完全に検査することは不可能である。そこで、マイ
クロプロセッサを内蔵したディジタル回路の動作状態を
検査するために、マイクロプロセッサアナライザ或いは
パーソナルデバッガと呼ばれるディジタル回路検査装置
が出現【ノた。この種の装置は、それ自身にマイクロプ
ロセッサを内蔵しており、被検回路基板の、例えばデー
タバスにプローブを接続し、内部クロック或いは被検回
路基板上のクロックに同期させてデータバスの状態を内
部に取り込み、これら取り込んだデータに基づいて回路
の動作状態を判断するようになっている。
第３図はこの種の装置の基本概念を示す図である。図に
おいて、１はディジタル回路検査装置本体、２はＰＯＤ
である。ＰＯＤは検査装置本体１と被検回路基板（ター
ゲットボード）６との間の中継器である。そして、ＰＯ
Ｄ２に搭載されるマイクロプロセッサは被検回路基板６
中のそれと一致する。該ＰＯＤ２と検査装置本体１とは
ケーブル３で接続されている。
おいて、１はディジタル回路検査装置本体、２はＰＯＤ
である。ＰＯＤは検査装置本体１と被検回路基板（ター
ゲットボード）６との間の中継器である。そして、ＰＯ
Ｄ２に搭載されるマイクロプロセッサは被検回路基板６
中のそれと一致する。該ＰＯＤ２と検査装置本体１とは
ケーブル３で接続されている。
４はＰＯＤの先端にケーブル５を介して取りイリ（プら
れたプローブである。該プローブ４は図に示ｔ Ｊ：う
に被検回路基板６のプロセッサのソケットに接続される
。被検回路基板６には、マイク１コプロセッサ周）７２
のディジタル回路が取り付けられている。尚、ソケット
で被検回路基板６と接続されるようになっているものが
ほとんどである。
れたプローブである。該プローブ４は図に示ｔ Ｊ：う
に被検回路基板６のプロセッサのソケットに接続される
。被検回路基板６には、マイク１コプロセッサ周）７２
のディジタル回路が取り付けられている。尚、ソケット
で被検回路基板６と接続されるようになっているものが
ほとんどである。
このようなディジタル回路検査装置において、プローブ
４は被検回路基板６のディジタルバスに取り付けられた
ことになり、データバス上のある時刻における状態が検
査装置内部或いは外部からのクロックによって内部に取
り込まれ、検査装置本体１に送られる。検査装置本体１
は取り込んだデータを所定のアルゴリズムに従って演算
処理し、演算結果は内蔵のＣＲＴ上に表示される。操作
者（ユーザ）はこの表示を観て、被検回路基板６の動作
状態〈例えば正常か異常か）を知ることができる。或い
は、場合によっては被検回路基板６の動作が正常である
かどうか判断する機能を検査装置本体自体にもたせ、・
ぞの判断結果をＣＲＴに表示させることらできる。
４は被検回路基板６のディジタルバスに取り付けられた
ことになり、データバス上のある時刻における状態が検
査装置内部或いは外部からのクロックによって内部に取
り込まれ、検査装置本体１に送られる。検査装置本体１
は取り込んだデータを所定のアルゴリズムに従って演算
処理し、演算結果は内蔵のＣＲＴ上に表示される。操作
者（ユーザ）はこの表示を観て、被検回路基板６の動作
状態〈例えば正常か異常か）を知ることができる。或い
は、場合によっては被検回路基板６の動作が正常である
かどうか判断する機能を検査装置本体自体にもたせ、・
ぞの判断結果をＣＲＴに表示させることらできる。
ところで、この種の１！！ｉＦｌでは、フローティング
ポイント演算等をさせる！、：めの専用のマイクロプロ
セッサ−（以下単にプロセッサという）を主プロレッリ
の他にＲＱ ｌｙＪでいる。そしで、通常の機能は主プ
ロセツ４ノー（例えばインデル社製の８０８６゜８０１
８６等）に受１ノ持たＶ１フローディングポイント演算
は演算専用のコ・プ［］セツυ〜（ＣＯ−Ｐ ｒｏｃｅ
ｓｓｏｒ・・・以下補助ブロセツナという）に受は持た
１ｉて機能分１■を行い、全体として処理機能の向上を
図っている。そして、補助プロセッサとしては、例えば
インテル社製の８０８７が用いられる。
ポイント演算等をさせる！、：めの専用のマイクロプロ
セッサ−（以下単にプロセッサという）を主プロレッリ
の他にＲＱ ｌｙＪでいる。そしで、通常の機能は主プ
ロセツ４ノー（例えばインデル社製の８０８６゜８０１
８６等）に受１ノ持たＶ１フローディングポイント演算
は演算専用のコ・プ［］セツυ〜（ＣＯ−Ｐ ｒｏｃｅ
ｓｓｏｒ・・・以下補助ブロセツナという）に受は持た
１ｉて機能分１■を行い、全体として処理機能の向上を
図っている。そして、補助プロセッサとしては、例えば
インテル社製の８０８７が用いられる。
（発明が解決しようとする問題点）
前記した主プロセッサの他に補助プロセッサを有する８
０１８６対応ディジタル回路検査装置においては、８０
８７のＤＭＡ動作のバストレースを行い、エミュレーシ
］ン動作をさＶるために第４図に示すように補助プ１コ
はツサもＰＯＤ内に実装する必要が生じてきた。図にお
いτ、１１はＰＯＤ、１２はＰＯＤ１１中に実Ｒざｉ／
、：８０１８６ヂツプ（主プ［１セツサ）、１３は同じ
＜ＰＯＤ１１中に実装された８０８７チツプ〈補助プロ
セッサ）、１４は被検回路基板、１５は８０１８６ソケ
ットアダプタ、１６は８０１８６チツプ１２とソケット
アダプタ１５とをつなぐケーブル、１７は８０８７ソケ
ツトアダプタ、１８は８０８７チツプ１３とソケットア
ダプタ１７とをつなぐケーブルである。
０１８６対応ディジタル回路検査装置においては、８０
８７のＤＭＡ動作のバストレースを行い、エミュレーシ
］ン動作をさＶるために第４図に示すように補助プ１コ
はツサもＰＯＤ内に実装する必要が生じてきた。図にお
いτ、１１はＰＯＤ、１２はＰＯＤ１１中に実Ｒざｉ／
、：８０１８６ヂツプ（主プ［１セツサ）、１３は同じ
＜ＰＯＤ１１中に実装された８０８７チツプ〈補助プロ
セッサ）、１４は被検回路基板、１５は８０１８６ソケ
ットアダプタ、１６は８０１８６チツプ１２とソケット
アダプタ１５とをつなぐケーブル、１７は８０８７ソケ
ツトアダプタ、１８は８０８７チツプ１３とソケットア
ダプタ１７とをつなぐケーブルである。
この場合において、補助プロセッサ８０８７は主プロセ
ッ４ｆ ８０１８６を介さずに単独でＤＭＡ（ダイレク
トメモリアクセス）を行うことができるようになってい
るため、ＤＭＡ動作中のデータ転送のバスの向きを制御
し、又ＤＭＡ中のデータトレースを禁止Ｊ゛るために、
補助プロセッサ゛８０８７がＤＭＡａ作中であることを
示す信号をつくる必要が生じてきた。
ッ４ｆ ８０１８６を介さずに単独でＤＭＡ（ダイレク
トメモリアクセス）を行うことができるようになってい
るため、ＤＭＡ動作中のデータ転送のバスの向きを制御
し、又ＤＭＡ中のデータトレースを禁止Ｊ゛るために、
補助プロセッサ゛８０８７がＤＭＡａ作中であることを
示す信号をつくる必要が生じてきた。
本発明はこのような点に鑑みてなされたもので、（の目
的は、ＰＯＤ中に主プロセツυ゛と補助プ［］レッサを
実装したディジタル回路検査装置において、補助プロセ
ッサがＤＭＡ動作中であることを外部に示す記号をつく
ることにより、データ転送中のトレースを禁止すること
ができるようにした補助プロセッサのＤＭＡ検出回路を
実現することにある。
的は、ＰＯＤ中に主プロセツυ゛と補助プ［］レッサを
実装したディジタル回路検査装置において、補助プロセ
ッサがＤＭＡ動作中であることを外部に示す記号をつく
ることにより、データ転送中のトレースを禁止すること
ができるようにした補助プロセッサのＤＭＡ検出回路を
実現することにある。
（問題点を解決覆るだめの手段）
前記した問題点を解決する本発明は、ＰＯＤ上に、主プ
［１ｔ？ツザと共に実装された補助プロセッサから、Ｄ
ＭＡ要求時に主プロセッサから出力されるバス要求許可
信号及びＤＭＡ終了時に補助プロセッサから出力される
バス要求解除信号を、クロックでフリップフロップ回路
にラッチして、該フリップフロップ回路の出力からバス
を専有していることを示すバス専有信号をつくるように
構成したことを特徴とするものである。
［１ｔ？ツザと共に実装された補助プロセッサから、Ｄ
ＭＡ要求時に主プロセッサから出力されるバス要求許可
信号及びＤＭＡ終了時に補助プロセッサから出力される
バス要求解除信号を、クロックでフリップフロップ回路
にラッチして、該フリップフロップ回路の出力からバス
を専有していることを示すバス専有信号をつくるように
構成したことを特徴とするものである。
（実施例）
以下、図面を参照し、本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施例を示づ一電気回路図である。
図において、ＵＩはＲＱ／Ｇ１−０信号（バーは負論理
アクディプを示ず。以下同じ）をインパークＧ１で反転
しＩ、：後Ｊ入力端子に、クロック信号ＣＬ Ｋをクロ
ック入力端子ＣＫに、リヒット信号Ｒ８Ｔをリセット入
力端子Ｃに受（プる第１のＪＫクリップフロップ、Ｇ２
は該第１のフリップフロップＵ１のＱ出力をその一方の
入力に、インバータＧ１の出力を他方の入力に受（づる
アンドゲートである。
アクディプを示ず。以下同じ）をインパークＧ１で反転
しＩ、：後Ｊ入力端子に、クロック信号ＣＬ Ｋをクロ
ック入力端子ＣＫに、リヒット信号Ｒ８Ｔをリセット入
力端子Ｃに受（プる第１のＪＫクリップフロップ、Ｇ２
は該第１のフリップフロップＵ１のＱ出力をその一方の
入力に、インバータＧ１の出力を他方の入力に受（づる
アンドゲートである。
Ｕ２はアンドゲートＧ２の出力をＪ入力端子に、クロッ
ク信ｑ ｃ ｌ−Ｋをクロック入力Ｖｊｉｉ！子ＣＫに
、リセット信＠ ＲＳ Ｔをリセット入力端子０に受け
る第２のＪＫフリップフロップ、Ｇ３は該第２のフリッ
プフロップＵ２のＱ出力をその一方の入力に、アンドゲ
ートＧ２の出力を他方の入力に受けるアントゲ−１〜で
ある。該アンドゲートＧ３の出力は第１及び第２のフリ
ップフロップＵｌ 、 Ｕ２のに入力端子に入力してい
る。そして、補助プロセッサ（前記した８０８７）がＤ
ＭＡ動作中であることを示づ信号（バス専有信号）ＤＭ
Ａは第２のフリップフロップＵ２のＱ出力から取り出さ
れる。このように構成された回路の動作を第２図に示す
タイミングヂＶ−トを参照しながら詳細に説明する。
ク信ｑ ｃ ｌ−Ｋをクロック入力Ｖｊｉｉ！子ＣＫに
、リセット信＠ ＲＳ Ｔをリセット入力端子０に受け
る第２のＪＫフリップフロップ、Ｇ３は該第２のフリッ
プフロップＵ２のＱ出力をその一方の入力に、アンドゲ
ートＧ２の出力を他方の入力に受けるアントゲ−１〜で
ある。該アンドゲートＧ３の出力は第１及び第２のフリ
ップフロップＵｌ 、 Ｕ２のに入力端子に入力してい
る。そして、補助プロセッサ（前記した８０８７）がＤ
ＭＡ動作中であることを示づ信号（バス専有信号）ＤＭ
Ａは第２のフリップフロップＵ２のＱ出力から取り出さ
れる。このように構成された回路の動作を第２図に示す
タイミングヂＶ−トを参照しながら詳細に説明する。
第２図において、（イ）丘クロック信号ＣＬ Ｋを、（
ロ）はＵｌのＪ入力端子部の波形を、（ハ）はＵｌのに
入力端子部の波形を、（ニ）はＵｌのＱ出力波形を、（
ホ）はＵ２のＪ入力端子部の波形を、（へ）はＵ２のＱ
出力波形を、（１〜）はＤ Ｍ Ａ信号波形をそれぞれ
示している。
ロ）はＵｌのＪ入力端子部の波形を、（ハ）はＵｌのに
入力端子部の波形を、（ニ）はＵｌのＱ出力波形を、（
ホ）はＵ２のＪ入力端子部の波形を、（へ）はＵ２のＱ
出力波形を、（１〜）はＤ Ｍ Ａ信号波形をそれぞれ
示している。
先ず、補助プ［］１．？ツリー８０８７から出力される
ＲＱ／ＧＴＯ信月について説明する。補助プロセッサ８
ｏ８７のＲＱ ／ Ｇ Ｔ Ｏ端子から出力される信号
は、第５図に示すように、リクＪ−ストパルスＲＱ、グ
ランドパルスＧｌ−及びリリースパルスＲＬの順に出力
されるシリアル信号であり、且つ信号の方向は図に示す
ように双方向性である。ＲＱ倍信号ＤＭＡ動作のために
バス専有を要求する信号であり、主プロセッサ８０１８
６に対して出力される。８０１８６から出力されたホー
ルド確認信号はインターフ１イスで補助プロセッサ用の
信号バス専有許可信号ＧＴに変換されて、補助プロセッ
サ８０８７のＲＱ／ＧＴ線に乗る。補助プロセッサはこ
のＧ Ｔ信号を受は取ってバス専有が可能であることを
知る。そして、一定時間バスを専有したら、バスの専有
状態を終了して、バスの専有を解除するバス専有解除信
号「を主プロセッサに対して出力する。従って、０丁パ
ルスの後縁からＲＬパルスの後縁までがＤＭＡ区間を示
′すことになり、この期間がアクティブローとなる信号
をつくってやれば、この信号をＤＭＡ信号として用いる
ことができることになる。
ＲＱ／ＧＴＯ信月について説明する。補助プロセッサ８
ｏ８７のＲＱ ／ Ｇ Ｔ Ｏ端子から出力される信号
は、第５図に示すように、リクＪ−ストパルスＲＱ、グ
ランドパルスＧｌ−及びリリースパルスＲＬの順に出力
されるシリアル信号であり、且つ信号の方向は図に示す
ように双方向性である。ＲＱ倍信号ＤＭＡ動作のために
バス専有を要求する信号であり、主プロセッサ８０１８
６に対して出力される。８０１８６から出力されたホー
ルド確認信号はインターフ１イスで補助プロセッサ用の
信号バス専有許可信号ＧＴに変換されて、補助プロセッ
サ８０８７のＲＱ／ＧＴ線に乗る。補助プロセッサはこ
のＧ Ｔ信号を受は取ってバス専有が可能であることを
知る。そして、一定時間バスを専有したら、バスの専有
状態を終了して、バスの専有を解除するバス専有解除信
号「を主プロセッサに対して出力する。従って、０丁パ
ルスの後縁からＲＬパルスの後縁までがＤＭＡ区間を示
′すことになり、この期間がアクティブローとなる信号
をつくってやれば、この信号をＤＭＡ信号として用いる
ことができることになる。
第６図は前記したＲＱ／ＧＴＯ信号のやりとりを説明す
るための図である。図において、１２は主プロセッサ８
０１８６．１３は補助プロセッサ８０８７．２１は主プ
ロセッサ１２と補助プロセッサ１３間の信号の中継を行
うインターフェイス回路である。該インターフェイス回
路としては、例えばインテル社製の専用ＩＣ８２１８８
が用いられる。このように構成されたシステムにおいて
、補助プロセッサ１３がＤＭＡ時にバス要求信号ＲＱを
出すと、インターフェイス回路２３はこのＲＱ倍信号受
けてボールド要求イ乙弓に変乍して主プロはツサ１２に
伝える。一方、主プロセッサ１２は補助プロセッサ１３
にバスを専有させることを認めた場合、ホールド確認信
号１−Ｉ Ｌ、 ＤΔを出力する。インターフ」−−ス
回路２１はこのｌ−Ｉ Ｌ Ｄ Ａ信号を受けてバス専
有許可信号Ｇ１に変換して補助プロセッサ１３３に伝え
る。補助プロレッサ１３はＧ丁信号を受り取った後、バ
スを専有し、Ｄ ＭＡで、例えばフ［］−ティングポイ
ント演件を行う。
るための図である。図において、１２は主プロセッサ８
０１８６．１３は補助プロセッサ８０８７．２１は主プ
ロセッサ１２と補助プロセッサ１３間の信号の中継を行
うインターフェイス回路である。該インターフェイス回
路としては、例えばインテル社製の専用ＩＣ８２１８８
が用いられる。このように構成されたシステムにおいて
、補助プロセッサ１３がＤＭＡ時にバス要求信号ＲＱを
出すと、インターフェイス回路２３はこのＲＱ倍信号受
けてボールド要求イ乙弓に変乍して主プロはツサ１２に
伝える。一方、主プロセッサ１２は補助プロセッサ１３
にバスを専有させることを認めた場合、ホールド確認信
号１−Ｉ Ｌ、 ＤΔを出力する。インターフ」−−ス
回路２１はこのｌ−Ｉ Ｌ Ｄ Ａ信号を受けてバス専
有許可信号Ｇ１に変換して補助プロセッサ１３３に伝え
る。補助プロレッサ１３はＧ丁信号を受り取った後、バ
スを専有し、Ｄ ＭＡで、例えばフ［］−ティングポイ
ント演件を行う。
イしてＤＭＡが終了するとバス専有解除信号π工を出力
する。インター１１４２回路２１はＲＬ信号を受けてホ
ールド要求が解除された旨の信号を主プロセッサ１２に
伝える。
する。インター１１４２回路２１はＲＬ信号を受けてホ
ールド要求が解除された旨の信号を主プロセッサ１２に
伝える。
本発明においては、前）ホした補助プロはツザのＲＱ／
Ｇｌ一端子を１′：：ニクしておけば、補助プロセッサ
側からのバス専有要求信号ＲＱ、主プ［ルッサ側からの
バス専有許可信号Ｇ Ｔ及び補助プロはッサ側からのバ
ス専有解除信号［犬１を常時モニタしておけば、このＲ
Ｑ／Ｇ王端子に現われる信号から前記したバス専有信号
Ｄ Ｍ Ａ ’ａつくることができるという発想に基づ
いている。
Ｇｌ一端子を１′：：ニクしておけば、補助プロセッサ
側からのバス専有要求信号ＲＱ、主プ［ルッサ側からの
バス専有許可信号Ｇ Ｔ及び補助プロはッサ側からのバ
ス専有解除信号［犬１を常時モニタしておけば、このＲ
Ｑ／Ｇ王端子に現われる信号から前記したバス専有信号
Ｄ Ｍ Ａ ’ａつくることができるという発想に基づ
いている。
先ず、第１の７リツプフ［］ツブＵ１のに入力はゲート
Ｇ３の出力が０″であるので、１１０１ルベルである。
Ｇ３の出力が０″であるので、１１０１ルベルである。
９に、って時刻【１においてＲＱ ／ Ｇ Ｔの第１の
パルス（バス専有要求信Ｑ）−ＲＱが入力されると、こ
のＲＱｔまインバータＧ１で反転されて第２図（ロ）に
示覆ようにパ１°′となる。従って、フリップノロツブ
Ｕ１の、Ｊ入力は１″になり、ＪＫフリップフロップの
動作によりｔ１直後のクロックＣシ１〈の立下りで２リ
ツプフロツプＵ１のＱ出力は第２図（ニ）に示すように
′１°′になる。この状態においては、バス専有信号Ｄ
ＭＡ信号はまだｉｔ １ ＋＋のままである。
パルス（バス専有要求信Ｑ）−ＲＱが入力されると、こ
のＲＱｔまインバータＧ１で反転されて第２図（ロ）に
示覆ようにパ１°′となる。従って、フリップノロツブ
Ｕ１の、Ｊ入力は１″になり、ＪＫフリップフロップの
動作によりｔ１直後のクロックＣシ１〈の立下りで２リ
ツプフロツプＵ１のＱ出力は第２図（ニ）に示すように
′１°′になる。この状態においては、バス専有信号Ｄ
ＭＡ信号はまだｉｔ １ ＋＋のままである。
次に時刻し？において、バス専有許可信号Ｇ１−が発生
づると、この反転信号はフリップフロップＵ１のＱ出力
が“１″のため、アンドゲートＧ２を通過し、第２のフ
リップフロップＵ ２の′Ｊ大入力第２図（ホ）に示す
ように“１″にする。従って、ｔ２直後のり［！ツクＣ
ｌ−Ｋの立下りでフリップフロップＵ？のＱ出力は第２
図（へ）に示すように′１″になり、Ｑ出力（Ｄ ＭＡ
信号）はＯ°′になる。叩ら、バス専有信号Ｄ Ｍ Ａ
はアクティブになる。同時に該ノリツブフロップしノ２
のＱ出力＝１１− は、第１及び第２のフリップフロップのに入力を１１１
１１にする。従って、フリップフロップＵ＋。
づると、この反転信号はフリップフロップＵ１のＱ出力
が“１″のため、アンドゲートＧ２を通過し、第２のフ
リップフロップＵ ２の′Ｊ大入力第２図（ホ）に示す
ように“１″にする。従って、ｔ２直後のり［！ツクＣ
ｌ−Ｋの立下りでフリップフロップＵ？のＱ出力は第２
図（へ）に示すように′１″になり、Ｑ出力（Ｄ ＭＡ
信号）はＯ°′になる。叩ら、バス専有信号Ｄ Ｍ Ａ
はアクティブになる。同時に該ノリツブフロップしノ２
のＱ出力＝１１− は、第１及び第２のフリップフロップのに入力を１１１
１１にする。従って、フリップフロップＵ＋。
Ｕ２は定常値を保持する。
次に時刻ｔ３において、バス専有解除信ｎ ＲＬが発生
覆ると、この信号（よインバータＧ１によって反転され
て、アントゲ−［・Ｑ？を通過してノリツブフロップＵ
２のＪ入力に入り、第２図（ホ）に示すようにＪ入力を
′１″に１ｊる。そしてｔ３直後のクロックＣＬ Ｋの
立下りにより、フリップフロップＵ２のＱ出力は１２図
（へ）に示すようにそれまでの１′′から０°′に転じ
、同時にＱ出力（Ｄ Ｍ Ａ信号）は第２図（ト）に示
すｊ；うにそれまでのＯ″から゛″１１パじる。ヌ、第
１のフリップフ［１ツブＵ、のＱ出力も（ニ）に示すよ
うにＯ″になる。この結果、第１及び第２のフリップ７
０ツブ（Ｊ＋ 、Ｕ２のに入力はＯ″になり、Ｕ２のＪ
入力はｌｌ Ｏ１１になる。このようにバスｑ右解除信
＠π丁が発生しＩ、二時点で、バス専有信＠ＤＭＡはイ
れまでの“０″から“１″になり、アクティブ状態を終
了づる。尚、各フリップフロップＵ＋ 、Ｕ２のクリア
入力端子Ｃに入っているリセット信号ＲＳ Ｔは、ユー
ザ側のリセット要求信号と検査装置本体側からのリセッ
ト信号の論理和をり［１ツクＣＬ Ｋに同期させて１ク
ロック分遅らせたもので、リセット直後のフリップフロ
ップｌＪ＋ 、Ｕ２のイニシャライズに利用している。
覆ると、この信号（よインバータＧ１によって反転され
て、アントゲ−［・Ｑ？を通過してノリツブフロップＵ
２のＪ入力に入り、第２図（ホ）に示すようにＪ入力を
′１″に１ｊる。そしてｔ３直後のクロックＣＬ Ｋの
立下りにより、フリップフロップＵ２のＱ出力は１２図
（へ）に示すようにそれまでの１′′から０°′に転じ
、同時にＱ出力（Ｄ Ｍ Ａ信号）は第２図（ト）に示
すｊ；うにそれまでのＯ″から゛″１１パじる。ヌ、第
１のフリップフ［１ツブＵ、のＱ出力も（ニ）に示すよ
うにＯ″になる。この結果、第１及び第２のフリップ７
０ツブ（Ｊ＋ 、Ｕ２のに入力はＯ″になり、Ｕ２のＪ
入力はｌｌ Ｏ１１になる。このようにバスｑ右解除信
＠π丁が発生しＩ、二時点で、バス専有信＠ＤＭＡはイ
れまでの“０″から“１″になり、アクティブ状態を終
了づる。尚、各フリップフロップＵ＋ 、Ｕ２のクリア
入力端子Ｃに入っているリセット信号ＲＳ Ｔは、ユー
ザ側のリセット要求信号と検査装置本体側からのリセッ
ト信号の論理和をり［１ツクＣＬ Ｋに同期させて１ク
ロック分遅らせたもので、リセット直後のフリップフロ
ップｌＪ＋ 、Ｕ２のイニシャライズに利用している。
上述の説明においては、主プロセッサと【）て８０１８
６、補助プロセッサとして８０８７を用いた場合を例に
とって説明したが、本発明はこれに限る必要はなく、任
意の主プ［１セツサと副プ［：ｌ ｔツサの組合せに適
用することができる。
６、補助プロセッサとして８０８７を用いた場合を例に
とって説明したが、本発明はこれに限る必要はなく、任
意の主プ［１セツサと副プ［：ｌ ｔツサの組合せに適
用することができる。
（発明の効果）
以上詳細に説明したように、本発明によれば、補助プロ
セッサから出ノ〕されるバス専有要求信号ＲＱ、主プロ
セッサから返されるバス専有許可信号ＧＴ及び補助プロ
１２ツサから出力されるバス専有解除信８ ＲＬを用い
てバス専有信号ＤＭＡをつくることができ、第３のプロ
セラ（１がバスト・レースを行うことを禁止Ｊることが
できる。本発明によれば、ＰＯＤ上の補助プロ１２ツサ
がＤＭＡを行う時のバスの方向及び補助ブｌ−１１？ツ
リのデータ転送時の１〜レース禁１にのコントロールが
可能に４了り、実用上の効果が大きい。
セッサから出ノ〕されるバス専有要求信号ＲＱ、主プロ
セッサから返されるバス専有許可信号ＧＴ及び補助プロ
１２ツサから出力されるバス専有解除信８ ＲＬを用い
てバス専有信号ＤＭＡをつくることができ、第３のプロ
セラ（１がバスト・レースを行うことを禁止Ｊることが
できる。本発明によれば、ＰＯＤ上の補助プロ１２ツサ
がＤＭＡを行う時のバスの方向及び補助ブｌ−１１？ツ
リのデータ転送時の１〜レース禁１にのコントロールが
可能に４了り、実用上の効果が大きい。
第１図は本発明の一実施例を示す電気回路図、第２図は
各部の動作を示すタイミングチャート、第３図はディジ
タル回路検査装置の基本概念を示寸図、第４図はＰＯＤ
上のプ［ｌセッサの実装状態を示づ“図、第５図は補助
プ［１セツサのＲ（、＞ ／ Ｇ Ｔ端子の信号波形を
示づ図、第６図は１でＱ／Ｇ王信号のやりとりを説明覆
るだめの図である。 １・・・検査装置本体 ２，１１・・・ＰＯＤ３．５
・・・ケーブル ４・・・プローブ６．１４・・・被
検回路基板 １２・・・主プロセッサ １３・・・補助プロ１けツリ
ー１５、”１７・・・ソケット・アダプタ１６．１８・
・・ケーブル ２１・・・インターフェイス回路 ＩＪ＋ 、Ｕ２・・・フリップフロップＧ＋へ・Ｇ３・
・・ゲート・ 特開昭Ｇｌ−３４６３６（６）
各部の動作を示すタイミングチャート、第３図はディジ
タル回路検査装置の基本概念を示寸図、第４図はＰＯＤ
上のプ［ｌセッサの実装状態を示づ“図、第５図は補助
プ［１セツサのＲ（、＞ ／ Ｇ Ｔ端子の信号波形を
示づ図、第６図は１でＱ／Ｇ王信号のやりとりを説明覆
るだめの図である。 １・・・検査装置本体 ２，１１・・・ＰＯＤ３．５
・・・ケーブル ４・・・プローブ６．１４・・・被
検回路基板 １２・・・主プロセッサ １３・・・補助プロ１けツリ
ー１５、”１７・・・ソケット・アダプタ１６．１８・
・・ケーブル ２１・・・インターフェイス回路 ＩＪ＋ 、Ｕ２・・・フリップフロップＧ＋へ・Ｇ３・
・・ゲート・ 特開昭Ｇｌ−３４６３６（６）
Claims (1)
- ＰＯＤ上に、主プロセッサと共に実装された補助プロセ
ッサから、ＤＭＡ要求時に主プロセッサから出力される
バス要求許可信号及びＤＭＡ終了時に補助プロセッサか
ら出力されるバス要求解除信号を、クロックでフリップ
フロップ回路にラッチして、該フリップフロップ回路の
出力からバスを専有していることを示すバス専有信号を
つくるように構成したことを特徴とする補助プロセッサ
のＤＭＡ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15703084A JPS6134636A (ja) | 1984-07-27 | 1984-07-27 | 補助プロセツサのｄｍａ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15703084A JPS6134636A (ja) | 1984-07-27 | 1984-07-27 | 補助プロセツサのｄｍａ検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6134636A true JPS6134636A (ja) | 1986-02-18 |
Family
ID=15640648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15703084A Pending JPS6134636A (ja) | 1984-07-27 | 1984-07-27 | 補助プロセツサのｄｍａ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6134636A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6199246U (ja) * | 1984-12-05 | 1986-06-25 |
-
1984
- 1984-07-27 JP JP15703084A patent/JPS6134636A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6199246U (ja) * | 1984-12-05 | 1986-06-25 | ||
| JPH0337074Y2 (ja) * | 1984-12-05 | 1991-08-06 |
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