JPS6134254B2 - - Google Patents
Info
- Publication number
- JPS6134254B2 JPS6134254B2 JP55173521A JP17352180A JPS6134254B2 JP S6134254 B2 JPS6134254 B2 JP S6134254B2 JP 55173521 A JP55173521 A JP 55173521A JP 17352180 A JP17352180 A JP 17352180A JP S6134254 B2 JPS6134254 B2 JP S6134254B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- support frame
- lead
- pellet
- semiconductor pellet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 39
- 239000008188 pellet Substances 0.000 claims description 35
- 239000000919 ceramic Substances 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 239000000725 suspension Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims 2
- 238000000034 method Methods 0.000 description 12
- 238000005520 cutting process Methods 0.000 description 6
- 229920001721 polyimide Polymers 0.000 description 2
- 238000005219 brazing Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/4985—Flexible insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
本発明は、特にテープ・キヤリア方式によつて
組み立てられる半導体装置及びその製造方法に関
するものである。
組み立てられる半導体装置及びその製造方法に関
するものである。
テープ・キヤリア方式は、ポリイミド樹脂等で
できた絶縁性のフレキシブルなフイルムに密着し
て設けられたリードに半導体ペレツトを直接に接
続（＝ボンデイング）する組み立て方式である。
例えば、第１図に示したように、ポリイミド・フ
イルムで作られたテープ１にテープを順次送る為
のスプロケツト・ホール２と半導体ペレツト３を
収納するデバイス・ホール４とを開け、このテー
プに密着してリード５を形成する（見易くするた
め、図では単一つだけ描かれている）。デバイ
ス・ホール４内には枠吊り６に吊られて支持枠７
が設けられており、リード５の先端リード５の先
端は半導体ペレツト３の電極（＝バンプ）にボン
デイングされており、一方、その外方端は半導体
ペレツト３の電気的な特性を測定する時に深針を
接触させる為のパツド８につながつている。第１
図では繁雑を避ける為にリード５は１本だけ示
し、他は省略している。パツド８を利用して電気
テストし、その結果良品と判定された半導体ペレ
ツトは、図の破線に沿つて切断され、第２図ａ、
第２図ｂに示したようなセラミツク・ケース９内
に組み込まれる。第２図ｂは第２図ａのＡ−Ｂに
於ける断面図である。ケース９の中央には方形の
開孔部（＝キヤビテイ）１０が設けられ、この中
に半導体ペレツト３がロー材１１により固着され
て収納されている。支持枠７に支えられたリード
５の末端はピン１２につながる内部端子１３に接
続される。封止はシール・リング１４にキヤツプ
（図示せず）を溶接して行なわれる。
できた絶縁性のフレキシブルなフイルムに密着し
て設けられたリードに半導体ペレツトを直接に接
続（＝ボンデイング）する組み立て方式である。
例えば、第１図に示したように、ポリイミド・フ
イルムで作られたテープ１にテープを順次送る為
のスプロケツト・ホール２と半導体ペレツト３を
収納するデバイス・ホール４とを開け、このテー
プに密着してリード５を形成する（見易くするた
め、図では単一つだけ描かれている）。デバイ
ス・ホール４内には枠吊り６に吊られて支持枠７
が設けられており、リード５の先端リード５の先
端は半導体ペレツト３の電極（＝バンプ）にボン
デイングされており、一方、その外方端は半導体
ペレツト３の電気的な特性を測定する時に深針を
接触させる為のパツド８につながつている。第１
図では繁雑を避ける為にリード５は１本だけ示
し、他は省略している。パツド８を利用して電気
テストし、その結果良品と判定された半導体ペレ
ツトは、図の破線に沿つて切断され、第２図ａ、
第２図ｂに示したようなセラミツク・ケース９内
に組み込まれる。第２図ｂは第２図ａのＡ−Ｂに
於ける断面図である。ケース９の中央には方形の
開孔部（＝キヤビテイ）１０が設けられ、この中
に半導体ペレツト３がロー材１１により固着され
て収納されている。支持枠７に支えられたリード
５の末端はピン１２につながる内部端子１３に接
続される。封止はシール・リング１４にキヤツプ
（図示せず）を溶接して行なわれる。
この種の半導体装置の製造上の問題点は、半導
体ペレツトをテープから切断してケースのキヤビ
テイ内に挿入する際に、リードの末端とケースの
内部端子とが合致するように目合わせしなければ
ならないことがある。しかし、従来の半導体ペレ
ツトは、上述のように第１図に破線で示した線に
沿つて切断していたために、支持枠の四すみに枠
吊りが残り、これが支持枠面全体を持ち上げる結
果となり、目合わせを困難にする原因となつてい
た。この為に日合わせの工数が大きなものになる
だけでなく、製造歩留の低下もきたしていた。
体ペレツトをテープから切断してケースのキヤビ
テイ内に挿入する際に、リードの末端とケースの
内部端子とが合致するように目合わせしなければ
ならないことがある。しかし、従来の半導体ペレ
ツトは、上述のように第１図に破線で示した線に
沿つて切断していたために、支持枠の四すみに枠
吊りが残り、これが支持枠面全体を持ち上げる結
果となり、目合わせを困難にする原因となつてい
た。この為に日合わせの工数が大きなものになる
だけでなく、製造歩留の低下もきたしていた。
本発明は、上記の欠点を解消する為になされた
もので、四すみの枠吊りを、支持枠の四辺で囲ま
れる方形よりも内側から除去して、上記の問題を
解消するとともに、更にこれによつて形成された
四すみのニゲにガイド・ピンを立て半導体ペレツ
トを正確にキヤビテイ内に挿入しようとするもの
である。
もので、四すみの枠吊りを、支持枠の四辺で囲ま
れる方形よりも内側から除去して、上記の問題を
解消するとともに、更にこれによつて形成された
四すみのニゲにガイド・ピンを立て半導体ペレツ
トを正確にキヤビテイ内に挿入しようとするもの
である。
以下に第１の本発明の実施例を図面を用いて詳
細に説明する。
細に説明する。
四すみの枠吊りを支持枠の四辺で囲まれる方形
よりも内側から除去するには第３図ａに示すよう
にすればよい。まず、四すみの枠吊りをポンチで
打ち抜く。ここを打ち抜いても支持枠７及び半導
体ペレツト３はリード５でテープ１につながつて
いるので抜け落ちることがない。これにより、支
持枠７の四すみには、ニゲ１５が形成される。次
に、図中に示した破線で半導体ペレツトを切断
し、ケース９に組み込むと第３図ｂ及びｃに示し
たようになる。第３図ｃは第３図ｂのＡ−Ｂに於
ける断面図である。支持枠７の四すみにはニゲ１
５が形成されているので、支持枠７の全てがキヤ
ビテイ１０に収まり、従来のように支持枠７の浮
き上りがなくなるとともに、リード５の末端と内
部端子１３とが接触するようになり、接続の際の
目合わせが容易になり、ひいては接続ずれなどの
問題が解決できる。
よりも内側から除去するには第３図ａに示すよう
にすればよい。まず、四すみの枠吊りをポンチで
打ち抜く。ここを打ち抜いても支持枠７及び半導
体ペレツト３はリード５でテープ１につながつて
いるので抜け落ちることがない。これにより、支
持枠７の四すみには、ニゲ１５が形成される。次
に、図中に示した破線で半導体ペレツトを切断
し、ケース９に組み込むと第３図ｂ及びｃに示し
たようになる。第３図ｃは第３図ｂのＡ−Ｂに於
ける断面図である。支持枠７の四すみにはニゲ１
５が形成されているので、支持枠７の全てがキヤ
ビテイ１０に収まり、従来のように支持枠７の浮
き上りがなくなるとともに、リード５の末端と内
部端子１３とが接触するようになり、接続の際の
目合わせが容易になり、ひいては接続ずれなどの
問題が解決できる。
本例では、枠吊りの切断と半導体ペレツトの切
断を２回に分けて行なう方法で説明したが、これ
を同時に行なうことは可能である。
断を２回に分けて行なう方法で説明したが、これ
を同時に行なうことは可能である。
また、ニゲの形は直角であつても円形であつて
も構わない任意の形にすることができる。
も構わない任意の形にすることができる。
次に、このニゲを使つて、セラミツク・ケース
のキヤビテイ内に半導体ペレツトを挿入する方法
を述べる。
のキヤビテイ内に半導体ペレツトを挿入する方法
を述べる。
支持枠の寸法は、通常、ケースのキヤビテイの
寸法よりもわずかに小さくして嵌合するようにな
つている。これは、支持枠の寸法がキヤビテイの
寸法よりも小さ過ぎると、半導体ペレツトをキヤ
ビテイ内に挿入した後のリード末端とケースの接
続端子とのずれが大きくなり、位置合わせがむず
かしくなるためである。しかし、このことは逆
に、半導体ペレツトをキヤビテイ内に挿入する時
には、両者の寸法マージンが小さい為に支持枠を
キヤビテイ内に収めにくくなる。
寸法よりもわずかに小さくして嵌合するようにな
つている。これは、支持枠の寸法がキヤビテイの
寸法よりも小さ過ぎると、半導体ペレツトをキヤ
ビテイ内に挿入した後のリード末端とケースの接
続端子とのずれが大きくなり、位置合わせがむず
かしくなるためである。しかし、このことは逆
に、半導体ペレツトをキヤビテイ内に挿入する時
には、両者の寸法マージンが小さい為に支持枠を
キヤビテイ内に収めにくくなる。
本発明の他の一つは、半導体ペレツトをキヤビ
テイ内に挿入する際の上記の問題を解消すること
を目的とするもので、その特徴とするところは、
支持枠の四すみに設けられたニゲとキヤビテイと
の間にできる間隙にガイド・ピンを立て、これに
挿入すべき半導体ペレツトをスライドさせて、キ
ヤビテイ内に位置ずれなく挿入することにある。
テイ内に挿入する際の上記の問題を解消すること
を目的とするもので、その特徴とするところは、
支持枠の四すみに設けられたニゲとキヤビテイと
の間にできる間隙にガイド・ピンを立て、これに
挿入すべき半導体ペレツトをスライドさせて、キ
ヤビテイ内に位置ずれなく挿入することにある。
以下に第２の本発明の実施例を図面を用いて詳
細に説明する。
細に説明する。
第３図ａに示したものを組み立てる時の方法を
斜視図で示したものが第４図である。テープから
切断された半導体ペレツト３は、吸着治具（図示
せず）で吸着されてセラミツク・ケース９上に運
ばれ、キヤビテイ１０の四すみに立てられたガイ
ド・ピン１６の間に挿入される。ガイド・ピン１
６は、キヤビテイ１０と支持枠７に設けられたニ
ゲ１５との間にできる間隙に内接する円の断面形
状であり、半導体ペレツト３をこのガイド・ピン
１６に沿つて下方に滑らせば、位置ずれなくキヤ
ビテイ１０内に収まる。この後、半導体ペレツト
３をキヤビテイ１０の底に固着し、４本のピン１
６を引き抜けばよい。半導体ペレツト３の固着は
導電ペーストを用いてもよいし、ペレツトの裏面
及びキヤビテイの底に金属を設けておき、はんだ
で行なつてもよい。
斜視図で示したものが第４図である。テープから
切断された半導体ペレツト３は、吸着治具（図示
せず）で吸着されてセラミツク・ケース９上に運
ばれ、キヤビテイ１０の四すみに立てられたガイ
ド・ピン１６の間に挿入される。ガイド・ピン１
６は、キヤビテイ１０と支持枠７に設けられたニ
ゲ１５との間にできる間隙に内接する円の断面形
状であり、半導体ペレツト３をこのガイド・ピン
１６に沿つて下方に滑らせば、位置ずれなくキヤ
ビテイ１０内に収まる。この後、半導体ペレツト
３をキヤビテイ１０の底に固着し、４本のピン１
６を引き抜けばよい。半導体ペレツト３の固着は
導電ペーストを用いてもよいし、ペレツトの裏面
及びキヤビテイの底に金属を設けておき、はんだ
で行なつてもよい。
ピンの断面形状は必らずしも円である必要はな
く、第３図の例のように、ニゲの形が直角である
場合は、断面形状が矩形のピンでもよい。また、
４本のピンは全て同じ断面形状である必要はな
く、例えば、１ケ所だけニゲの形を直角に、他の
３ケ所を丸形にして、それぞれ短形及び丸形のガ
イド・ピンを対応させれば、半導体ペレツトの向
きを間違えて挿入するミスも無くなる。
く、第３図の例のように、ニゲの形が直角である
場合は、断面形状が矩形のピンでもよい。また、
４本のピンは全て同じ断面形状である必要はな
く、例えば、１ケ所だけニゲの形を直角に、他の
３ケ所を丸形にして、それぞれ短形及び丸形のガ
イド・ピンを対応させれば、半導体ペレツトの向
きを間違えて挿入するミスも無くなる。
以上は、セラミツク・ケースの例として、ピン
１２がケースの下面から出ている、いわゆるプラ
グイン・タイプのもので説明したが、これに限つ
たものではなく、DIP（デユアルインラン・パツ
ケージ）形やチツプ・キヤリア形など他のセラミ
ツク・ケースにも適用できることは言うまでもな
い。
１２がケースの下面から出ている、いわゆるプラ
グイン・タイプのもので説明したが、これに限つ
たものではなく、DIP（デユアルインラン・パツ
ケージ）形やチツプ・キヤリア形など他のセラミ
ツク・ケースにも適用できることは言うまでもな
い。
以上、詳細に説明したように、本発明によれ
ば、半導体ペレツトの組み立てを位置ずれなく、
容易に行なえ、従つて製造歩留がアツプレコス
ト・ダウンに大きく寄与することができる。
ば、半導体ペレツトの組み立てを位置ずれなく、
容易に行なえ、従つて製造歩留がアツプレコス
ト・ダウンに大きく寄与することができる。
第１図は半導体ペレツトの従来の切断方法を示
す平面図、第２図ａは従来の切断方法で組み立て
られた半導体装置の平面図、第２図ｂは第２図ａ
の断面図、第３図ａは本発明の実施例の製造方法
を示す半導体ペレツトの平面図、第３図ｂ及び第
３図ｃは本発明の実施例を示す平面図及び断面
図、第４図は本発明の他の実施例を示す斜視図で
ある。尚図において、 １……テープ、２……スプロケツト・ホール、
３……半導体ペレツト、４……デバイス・ホー
ル、５……リード、６……枠吊り、７……支持
枠、８……パツド、９……セラミツク・ケース、
１０……キヤビテイ、１１……ロー材、１２……
ピン、１３……内部端子、１４……シール・リン
グ、１５……ニゲ、１６……ガイド・ピン。
す平面図、第２図ａは従来の切断方法で組み立て
られた半導体装置の平面図、第２図ｂは第２図ａ
の断面図、第３図ａは本発明の実施例の製造方法
を示す半導体ペレツトの平面図、第３図ｂ及び第
３図ｃは本発明の実施例を示す平面図及び断面
図、第４図は本発明の他の実施例を示す斜視図で
ある。尚図において、 １……テープ、２……スプロケツト・ホール、
３……半導体ペレツト、４……デバイス・ホー
ル、５……リード、６……枠吊り、７……支持
枠、８……パツド、９……セラミツク・ケース、
１０……キヤビテイ、１１……ロー材、１２……
ピン、１３……内部端子、１４……シール・リン
グ、１５……ニゲ、１６……ガイド・ピン。
Claims (1)
- 【特許請求の範囲】 １ 方形の凹部を有し且つ該凹部の周囲に内部端
子を配した基板と、突起電極を有する半導体ペレ
ツトと、前記方形の凹部に挿入せる絶縁性フイル
ムと、該フイルムに密着して設けられたリードと
を備え、該リードの末端部分が前記内部端子に、
該リードの先端部分が前記突起電極に接続された
半導体装置に於いて、前記絶縁性フイルムの四す
みには内方に向つて角状もしくは円形状の切欠部
を備えていることを特徴とする半導体装置。 ２ 絶縁性のフレキシブルフイルムに設けられた
デバイス・ホール内に、枠吊りに支えられた支持
枠と、その支持枠に密着して形成されたリードと
を有し、そのリードの内方端に半導体ペレツトが
接続されており、前記枠吊りを打ち抜いて前記支
持枠に切欠部を設け、前記半導体ペレツトを前記
支持枠とともに切り抜き、しかる後にセラミツク
基板の方形の凹部と前記支持枠に設けた切欠部の
間にできる間隙にガイドピンを立てて前記支持枠
付き半導体ペレツトを挿入し、固着することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55173521A JPS5796562A (en) | 1980-12-09 | 1980-12-09 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55173521A JPS5796562A (en) | 1980-12-09 | 1980-12-09 | Semiconductor device and manufacture thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5796562A JPS5796562A (en) | 1982-06-15 |
| JPS6134254B2 true JPS6134254B2 (ja) | 1986-08-06 |
Family
ID=15962062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55173521A Granted JPS5796562A (en) | 1980-12-09 | 1980-12-09 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5796562A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2740161B2 (ja) * | 1986-02-13 | 1998-04-15 | 日本電気株式会社 | 集積回路の実装構造 |
| US4890152A (en) * | 1986-02-14 | 1989-12-26 | Matsushita Electric Works, Ltd. | Plastic molded chip carrier package and method of fabricating the same |
| JPH02163949A (ja) * | 1988-12-17 | 1990-06-25 | Ibiden Co Ltd | 半導体搭載用基板 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5232267A (en) * | 1975-09-05 | 1977-03-11 | Citizen Watch Co Ltd | Ic packaging construction |
-
1980
- 1980-12-09 JP JP55173521A patent/JPS5796562A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5232267A (en) * | 1975-09-05 | 1977-03-11 | Citizen Watch Co Ltd | Ic packaging construction |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5796562A (en) | 1982-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4775917A (en) | Thermal compensated circuit board interconnect apparatus and method of forming the same | |
| JP2786862B2 (ja) | 接続要素 | |
| US5168432A (en) | Adapter for connection of an integrated circuit package to a circuit board | |
| US3825876A (en) | Electrical component mounting | |
| US5438481A (en) | Molded-in lead frames | |
| US4736520A (en) | Process for assembling integrated circuit packages | |
| JPS6376314A (ja) | 複合型回路部品及びその製造方法 | |
| US4780098A (en) | Conductive lead arrangement | |
| JPH04507032A (ja) | プラスチックのピンのグリッドアレイ用プロセスプレート | |
| JPS6134254B2 (ja) | ||
| US6045371A (en) | Connector for electrical connection of circuit boards and such a method for electrical connection of circuit boards using such a connector | |
| JP2646331B2 (ja) | リードピンキャリア | |
| JPH0415593B2 (ja) | ||
| US3825877A (en) | Printed circuit assembly and method for fabrication thereof | |
| JPH04280696A (ja) | 高集積半導体装置 | |
| JPH0496392A (ja) | 電気部品の実装方法並びに該実装方法に用いるアイレット | |
| JPS60254785A (ja) | 電子素子用のスペーサ | |
| JP4043658B2 (ja) | リレー実装方法、リレーユニット及びそれに用いるサブプレート | |
| JPS62142338A (ja) | 半導体装置用パツケ−ジ | |
| JPH0719874B2 (ja) | 半導体搭載基板用の導体ピン及びその製造方法 | |
| JPS61120489A (ja) | フラツトパツケ−ジ型ｉｃ実装用基板 | |
| JPH04111346A (ja) | 半導体装置 | |
| JPS6031164Y2 (ja) | 電子機器素子封入構造 | |
| JPS59143348A (ja) | 電子部品 | |
| JPS635248Y2 (ja) |