JPS6133217B2 - - Google Patents

Description

【発明の詳細な説明】

関連出願 １ 1976年11月15日出願米国特許出願第741632号
「ロツクされたプロセサを用いる入出力処理シ
ステム」。発明者：Ｊ・Ｗ・ウツズ（woods）、
Ｍ・Ｇ・ポータ（porter）、Ｄ・Ｖ・ミルズ
（mills）、Ｅ・Ｆ・ウエラー（weller）世、
Ｇ・Ｗ・パターソン（patterson）、Ｅ・Ｍ・モ
ナハン（monahan）。（本文に記載の譲受人に譲
渡。以下同） ２ 1975年６月30日出願米国特許出願第591563号
「マルチプレクサ機密保護システム」。発明者：
Ｊ・カル（calle）、Ｖ・Ｍ・グリスウオルド
（griswold）。 ３ 1975年３月26日出願米国特許出願第562363号
「先導マイクロプログラム制御システム」。発明
者：Ｇ・Ｗ・パターソン、Ｍ・Ｇ・ポータ。 ４ 1976年11月18日出願米国特許出願第742814号
「メモリ・アクセス・システム」。発明者：Ｅ・
Ｆ・ウエラー世、Ｍ・Ｇ・ポータ。 発明の分野 本発明は、データ処理システムに関し、特にキ
ヤシユ・メモリ・ストアを含むシステムに関す
る。 従来技術 公知技術のあるものにおいては、中央処理ユニ
ツト（cpu）は、動作モードを制御するためのレ
ジスタを含んでいる。通常、このレジスタは、キ
ヤシユ・ストアをON及びOFF（このストアを実
際にバイパスさせる）に切換える特殊な命令によ
りロードされる。 このようなシステムにおいては、従つて、最初
特定のモードにcpuを置き、この状態がキヤシ
ユ・メモリ・ストアのバイパスを許容するように
する事が必要となる。付加的なオーバーヘツド処
理を含む点が明らかに不利な点である。更に、こ
の構成では、キヤシユ・ストアをアクセスする２
つ以上の処理ユニツトを持ち得るシステム（例え
ば、多重処理システム）に対しては不適当であ
る。 別の公知技術のシステムは、セグメント・デイ
スクリプタ・ワードの使用により、セグメントが
取扱われる（アクセス属性）方法を可能にするセ
グメント・メモリ・システムを採用している。こ
のセグメント・デイスクリプタ・ワードに含まれ
ているのは、アドレス・ユニツトにキヤシユがア
ドレス比較をうまく行なうのを禁止させるビツト
である。これは、いくつかのセグメントがキヤシ
ユ・ストアに区分けされたワードを有するのを可
能にし、かつこのストアが他のセグメントにより
バイパスされるようにする。 このような構成においては、入出力動作に関連
するセグメントがcpuのキヤシユ・ストアに入る
事を阻止される（キヤシユなしの操作）事が通常
必要であり、もし入ると検出されない主メモリ内
でのワードの更新を生じ得る。 この構成は多重処理システムに対してより好適
であるが、どのセグメントがキヤシユ・ストアに
アクセスを許可しているか特にどこでそれらセグ
メントが共用されるかを確立する際に費されるオ
ーバーヘツドを短所に依然として持つている。
又、この構成は、主メモリ・アクセスに別の制約
をもたらし、メモリ管理を複雑にする。 発明の目的 従つて、本発明の主目的は、キヤシユ・ストア
のバイパスのための改良構造の提供にある。 本発明の更に別の目的は、キヤシユ・ストアの
任意の区域も多数の指令モジユールのいずれによ
つても選択的にアクセスできるようなキヤシユ・
ストアの提供にある。 発明の要約 前述の目的及びこれ以上の目的は本発明の望ま
しい実施例において達成され、その構成は多数の
指令モジユール及び１つの局部メモリ・モジユー
ルを含む入出力システムから成る。この局部メモ
リ・モジユールは、補助記憶装置及びキヤシユ・
ストアを含んでいる。このキヤシユ・ストアは補
助記憶装置から前に取出された情報ブロツクに対
し高速アクセスを行う。好ましい実施例のシステ
ムは、更に、システム・インターフエース・ユニ
ツトを含んでおり、これは各々が諸モジユールの
異なる１つに接続された複数個のポートを含んで
いる。 局部メモリ・モジユールに与えられる各メモリ
読出し指令は所定ビツトを含んでおり、このビツ
トは、補助記憶装置から得る情報が、キヤシユ・
ストアに更に書込まれる時点を表示するようコー
ド化される。局部メモリ・モジユールは更に制御
装置を含んでおり、この装置は、各読出しメモリ
指令に応答して動作し、補助記憶装置から得る情
報にキヤシユ・ストアを上記所定指令ビツトに従
つて選択的にバイパスさせる。 好ましい実施例においては、これら指令モジユ
ールは少くとも１個の入出力プロセサと１個のマ
ルチプレクサ・モジユールとを含んでいる。一般
に、キヤシユ・ストアが使用されるのは、各読出
しメモリ指令の所定ビツトを所定状態にセツトし
たプロセサによつてである。この所定状態は制御
装置を条件付けて、プロセサが補助記憶装置から
求めた情報を含む情報ブロツクをキヤシユ・スト
アに記憶させる。入出力データ転送の間、マルチ
プレクサ・モジユールが供するのは、上記所定状
態に所定ビツトをセツトしないメモリ指令であ
る。従つて、制御装置は、補助記憶装置から求め
た入出力情報をキヤシユ・メモリに記憶する事な
く転送する。これは、プロセサがキヤシユ・スト
アに先に記憶した情報に対しマルチプレクサが入
出力情報を重ね書込みしないようにする。然し、
要求された入出力情報が既にキヤシユ・ストアに
存在する時には、制御装置はキヤシユ・ストアか
らその要求された入出力情報を転送し、その結果
より高速のメモリ・サイクルを生じる。このよう
に、プロセサは、同じ局部メモリ・モジユールに
対するアクセスが他の指令モジユール（例えば、
マルチプレクサ・モジユール）と共用される場合
でさえ、キヤシユ・ストアの適正な制御を維持す
るのである。その結果、入出力動作の更に迅速な
制御が得られる。 然し、プロセサが、補助記憶装置から求める情
報がキヤシユ・ストアに記憶される事を欲しない
状況もある。又同様に、マルチプレクサ・モジユ
ールが補助記憶装置から求める入出力情報がキヤ
シユ・ストアに書込まれる事をシステムが欲する
場合もある。 プロセサの場合においては、プロセサがその作
業レジスタに記憶されるべきデイスク・シーク・
アドレスを得るための読出し指令を発するような
場合には前述の事が望ましい。補助記憶装置から
求める情報が再びメモリから参照される事は意図
していないため、プロセサは、上記所定ビツトが
所定状態以外の状態にあるメモリ指令を与えるよ
う作用する。 マルチプレクサ・モジユールに関しては、シス
テムは通常補助記憶装置内にテーブルを構築し、
マルチプレクサ・モジユールはこれらテーブルを
データ転送動作の実行中参照する。好ましい実施
例においては、これらテーブルは、データ制御ワ
ード（DCW）テーブルと命令データ制御ワード
（IDCW）テーブルとを含んでいる。IDCWテーブ
ルは、DCWテーブルを指示するリスト・ポイン
タ・ワード（LPW）を含む。DCWテーブルは、
局部メモリ内の情報区域に対するポインタである
DCWのリストを記憶する。LPW及びDCWの数値
は、通常マルチプレクサ・モジユールにより記憶
され、補助記憶装置を参照するメモリ指令を発生
するために使用される。システムが諸LPW及び
諸DCW内の所定ビツトを所定状態にセツトする
のは、補助記憶装置からマルチプレクサ・モジユ
ールにより読出されている情報がキヤシユ・スト
アに記憶されるべき状況に対してである。 各メモリ指令内の所定ビツトの状態を変更する
能力を有する事により、入出力システムの種々の
指令モジユールは、キヤシユに記憶される情報の
不当な重ね書込み又は破壊をする事なく情報に対
する高速アクセスが可能となり、これによりある
種の動作がより迅速に実行可能となる。 構成および動作方法の両方の観点から特徴を有
するものと考えられる本発明の漸新な特徴につい
ては、更に別の目的及び長所と共に、添付図面に
関して以下の記述を考察すれば更によく理解され
よう。然し、各図面は例示のためにのみ示される
もので、本発明を限定する意図がない事は了解さ
れるべきである。 好ましい実施例の説明 全体説明 第１図に示されているように、本発明の原理を
取り入れたシステムは、少なくとも１つの入出力
プロセサ対（PO）２００−０と、システム・イ
ンターフエース・ユニツト（SIU）１００と、高
速マルチプレクサ（HSMX）３００と、低速マル
チプレクサ（LSMX）４００と、ホスト・プロセ
サ７００と、局部メモリ・モジユール５００及び
主メモリ・モジユール８００に対応する多数のメ
モリ・モジユールと、を備えている。これら各種
モジユールは各種タイプのインターフエース６０
０乃至６０３の夫々の複数の回線を介してシステ
ム・インターフエース・ユニツト１００の複数の
ポートの１つに接続されている。詳細に説明すれ
ば、入出力プロセサ２００、ホスト・プロセサ７
００、及び高速マルチプレクサ３００はそれぞれ
ポートＧ，Ｅ及びＡに接続され、一方低速マルチ
プレクサ４００、メモリ・モジユール５００及び
８００はそれぞれポートＪ、LMO及びRMOに接
続されている。 第１図の入出力システムは多数の“能動モジユ
ール”、“受動モジユール”及び“メモリ・モジユ
ール”をそなえている。IOPプロセサ２００、ホ
スト・プロセサ７００、及び高速マルチプレクサ
３００はそれぞれ指令を発する能力を有する能動
モジユールとして作用する。能動モジユールは通
常はポートＡ乃至Ｈに接続する。複数の受動モジ
ユールは３つのポートＪ，Ｋ及びＬに接続する。
これら受動モジユールは、低速マルチプレクサ４
００及びシステム・インターフエース・ユニツト
１００に対応し、これ等は本文に記述するインタ
ーフエース回線６０１に与えられた指令を解釈し
て実行する事が出来るユニツトである。最後のモ
ジユール群は、インターフエース回線６０３に与
えられる２つの異なつたタイプの指令を実行出来
る主システムにおける如き、局部メモリ・モジユ
ールと遠隔メモリ・モジユールを構成する。 第１図の入出力システムはホスト・プロセサ７
００により発生される入出力命令に応答する入出
力サブシステムとして通常機能し、このホスト・
プロセサは、本文に詳細にそれぞれ記述されるデ
ータ・インターフエースとプログラム可能なイン
ターフエースとに夫々対応するインターフエース
６００，６０１を介してポートＦに通常接続す
る。ポートＦとＥは、第１図のマルチプレクサと
プロセサ・モジユールのいずれかの接続を可能に
する為のインターフエースを含む。 本発明の目的のため、プロセサ７００は、従来
設計のものであり、米国特許第3413613号に記述
される如き装置の形態としても良い。好ましい実
施例においては、入出力プロセサ２００は、入出
力命令の実行に必要なチヤンネル・プログラムを
開始及び終了させ、システム・インターフエー
ス・ユニツト１００から受取る割込み要求を処理
し、低速マルチプレクサ４００に結合されたユニ
ツト・レコード周辺デバイスを直接制御する。プ
ロセサ対２００は、データ・インターフエース６
００と割込みインターフエース６０２を介してポ
ートＨに接続する。 本発明の目的のためには従来設計のものが可能
と考えられる低速マルチプレクサ４００は、デバ
イス・アダプタ・インターフエース（DAI）の回
線に夫々結合する周辺アダプタを介して低速の周
辺デバイスの取付けを可能にする。このインター
フエース及びアダプタは、本願発明の譲受人に譲
渡された米国特許第3742457号に記述された如き
装置の形態を取つても良い。低速のデバイスと
は、カード読取り装置、カードせん孔装置、プリ
ンタ及びコソールである。第１図から判る様に、
マルチプレクサ４００はプログラム可能インター
フエース６０１を介してポートＪに接続する。 高速マルチプレクサ３００は、チヤンネル・ア
ダプタ３０３乃至３０６の異なるものに接続する
デイスク・デバイス群及びテープ・デバイス群３
０９乃至３１２の間の転送動作を直接制御する。
最大16個のデバイスへ接続する各チヤンネル・コ
ントローラ・アダプタ３０３乃至３０６は、更に
チヤンネル・アダプタ・インターフエース
（CAI）３００−１のインターフエース回線を介
してチヤンネル０乃至３の各ポートに接続する。
高速マルチプレクサ３００は、データ・インター
フエース６００とプログラム可能インターフエー
ス６０１と及び割込みインターフエース６０２に
対応するポートＡに接続している。 本発明の目的のためには、チヤンネル・コント
ローラ・アダプタ３０３乃至３０６の各々は、従
来設計のもので良く、前記米国特許第3742457号
に記述されるコントローラ・アダプタの形態を取
つて良い。 前述の如く、各モジユールは、システム・イン
ターフエース・ユニツト１００の異なつたポート
に接続する。このユニツト１００は、転送経路を
介して異なつたモジユール相互の接続を制御し
て、対をなすモジユール間のデータ及び制御情報
の転送を可能にする。本発明の目的のためには、
システム・インターフエース・ユニツト１００
は、要求側モジユールが最高優先順位を有しかつ
次の利用可能なメモリ・サイクルを与えられる
時、局部メモリ・モジユール５００との各「能
動」モジユールのデータの転送を可能にする切換
回路として考える事が出来る。即ち、本文に記述
される様に、ユニツト１００は、各能動モジユー
ルからの要求の相対的優先順位を決定する優先順
位論理回路を含んでおり、受取る最高優先順位要
求に対して次の利用可能なメモリ・サイクルを与
える。 更にユニツト１００は、各モジユールから受取
る割込み要求の相対的優先順位を決定する割込み
優先順位論理回路を含み、受取つた最高優先順位
の要求を選択してこの要求を本文に説明する切換
回路を介してプロセサ２００に渡す。 ポート・インターフエース 第１図の個々のモジユールを詳細に記述するの
に先立ち、前記のインターフエース６００乃至６
０３の夫々について以下に第５ａ図乃至５ｄ図に
関して記述する。 最初に第５ａ図において、この図はデータ・イ
ンターフエースを構成する回線を示しており、こ
のデータ・インターフエースは１つの能動モジユ
ールとシステム・インターフエース・ユニツトと
の間の情報の交換を行うインターフエースの１つ
である。交換は、「会話」と呼ばれる一連の信号
を介して実施される予め用意された規則に従つて
各種の信号回線の論理的状態を制御する事により
達成される。 第５ａ図から判る様に、本インターフエース
は、１つの能動出力ポート要求回線（AOPR）
と、複数個のSIU行きデータ回線（DTS００〜
DTS３５、Ｐ０〜Ｐ３）と、複数個のSIU行き操
向データ回線（SDTS０〜６、Ｐ）と、複数個の
SIU行き多ポート識別子回線（MITS０〜３、
Ｐ）と、１つの能動要求受け入れ完了回線
（ARA）と、１つの受け入れ読出しデータ回線
（ARDA）と、複数個のSIUから来るデータ・バ
ス回線（DFS００〜３５、Ｐ０〜Ｐ３）複数個
のSIUから来る多ポート識別子回線（MIFS０〜
３、Ｐ）と、SIUから来る２倍精度回線
（DPFS）と、受け入れ状態回線（AST）とを含
んでいる。インターフエース回線の記述について
は次項において更に詳細に行う。 データ・インターフエース回線 名 称 説 明 AOPR： 能動出力ポート要求回線は、各能動モジ
ユールからSIU１００まで延在する単方向
性回線である。この回線は、セツトされた
時、SIUに対して、指令又はデータが伝達
されるべき転送経路をモジユールが要求す
る事を通知する。 DTS００〜３５、Ｐ０〜Ｐ３： これらSIU行きデータ回線は４バイト幅
の単方向性経路（４つの10ビツトのバイ
ト）であり、能動モジユールの夫々とSIU
との間に延在して、各能動モジユールから
SIU１００へ指令又はデータを転送する為
に使用される。 SDTS０〜６、Ｐ： SIU行き操向データ回線は各能動モジユ
ールからSIU１００に延在する。これ等の
回線は、回線AOPRがセツトされた時SIU
１００に対して操向制御情報を与える為に
使用される。操向制御情報は、以下の如く
コード化された７ビツトと１つのパリテ
イ・ビツトからなる。即ち、 (a) ビツト０の状態−DTS回線に与えら
れた指令のタイプ。（指令が、プログラ
ム可能インターフエース指令か又はメモ
リ指令か） (b) ビツト１〜４は、どのモジユールが指
令を受取つて解釈するかを示す様にコー
ド化されている（指令はメモリ・モジユ
ールのみにより解釈され、プログラム可
能インターフエース指令は入出力プロセ
サ２００を除く全てのモジユールにより
解釈される）。 (c) ビツト５の状態は、指令情報の１又は
２ワードが、要求側能動モジユールと指
定された受取り側モジユールとの間で転
送されるべきかを表示する（１ワードは
単精度転送を、２ワードは２倍精度転送
を規定する）。 (d) ビツト６の状態は、要求側モジユール
と指定された受取り側モジユールとの間
の転送の方向を表示する。 (e) ビツトＰは、SIU１００に含まれる装
置により検査される要求側能動モジユー
ルにより生成されるパリテイ・ビツトで
ある。 MITS０〜３、Ｐ： ４つのSIU行き多ポート識別子回線は能
動モジユールからSIU１００まで延在す
る。これ等の回線は、能動モジユール内の
どのサブチヤンネル又はポートが回線
AOPRのセツトを生ぜしめたかを表示する
様にコード化されている。 ARA： 能動要求受け入れ完了回線はSIU１００
から能動モジユールの各々まで延在する。
この回線は、セツトされると、指定された
受取り側モジユールが、能動モジユールの
要求の受け入れを完了したことを示し、こ
れはそのモジユールが要求された情報をイ
ンターフエース回線から除去するのを可能
にする。 ARDA： 受け入れ読出しデータ回線は、SIUから
能動モジユールの夫々まで延在する。この
回線はSIU１００によりセツトされて、能
動モジユールに対して、このモジユールが
指定されたモジユールから既に要求したデ
ータを受け入れるべき事を表示する。 DFS００〜３５、Ｐ０〜Ｐ３： SIUから来るデータ回線は、４バイト幅
の単方向性経路（４つの10ビツトのバイ
ト）である別の組のデータ経路回線であ
り、この経路はSIUから各能動モジユール
迄延在する。この組の回線はSIU１００に
より使用されて、読出しタイプのデータを
能動モジユールの指定されたものに伝達す
る。 MIFS０〜３、Ｐ： ４つのSIUから来る多ポート識別子回線
＋奇数パリテイ回線はSIU１００から各能
動モジユール迄延在する。これ等の回線は
コード化されて、能動モジユールのどのポ
ート又はサブチヤンネルがSIU１００から
前の読出し動作のデータを受け入れるべき
かを表示する。 DPFS： SIUから来る２倍精度回線はSIUから各
能動モジユール迄延在する。この回線の状
態は、１つの転送を完了するのに能動モジ
ユールにより１ワード又は２ワードのいず
れの読出しデータが受け入れられるべきか
を表示する（読出し指令）。 AST： 受け入れ状態回線はSIU１００から各能
動モジユール迄延在する。回線ARDAと互
いに排他的であるこの回線の状態は、能動
モジユールに対して、これがDFS回線に
与えられる状態情報を受け入れるべき事を
通知する。 第５ｂ図に示されるプログラム可能インターフ
エース６０１の回線は、１つの能動モジユール及
び指定されたモジユールからの指令情報の転送を
行う。この転送は、「会話」と呼ばれる一連の信
号により実施される予め定められた規則に従つて
各種の信号回線の論理的状態を制御する事により
達成される。プログラム可能インターフエース
は、受け入れプログラム可能インターフエース
（PI）指令回線（APC）と、複数個のSIUから来
るプログラム可能インターフエース・データ回線
（PDFS００〜３５、Ｐ０〜Ｐ３）と、プログラ
ム可能インターフエース準備完了回線（PIR）
と、読出しデータ転送要求回線（RDTR）と、複
数個のSIU行きプログラム可能インターフエー
ス・データ回線（PDTS００〜３５、Ｐ０〜Ｐ
３）と、読出しデータ受け入れ完了回線
（RDAA）とを含む。これらインターフエース回
線については以下に詳細に記述する。 プログラム可能インターフエース回線 名 称 説 明 APC： 受け入れプログラム可能インターフエー
ス指令回線は、SIU１００から各受信側モ
ジユール迄延在する。この回線はセツトさ
れた時、モジユールに対し、指令情報が
SIUにより本インターフエースのPDFS回
線に与えられたこと及びモジユールにより
受け入れられるべきである事を通知する。 PDFS００〜３５、Ｐ０〜Ｐ３： SIUから来るプログラム可能インターフ
エース・データ回線は、SIU１００から各
モジユールまで延在する４バイト幅の単方
向性の経路（４つの10ビツトのバイト）で
ある。これ等の回線は、SIU（システム・
インターフエース・ユニツト）からプログ
ラム可能インターフエース情報を指定の受
取り側モジユールに与える。 PIR： プログラム可能インターフエース準備完
了回線は各モジユールからSIU迄延在す
る。この回線は、セツトされた時、モジユ
ールが、回線PDFSに与えられるべき指令
を受け入れる用意が完了している事を表示
する。 PDTS００〜３５、Ｐ０〜Ｐ３： SIU行きプログラム可能インターフエー
ス・データ回線は、各モジユールからSIU
１００迄延在する４バイト幅の単方向性経
路（４つの10ビツトのバイト）である。こ
れ等回線はプログラム可能インターフエー
ス情報をSIUに対して転送するのに使用さ
れる。 RDTR： 読出しデータ転送要求回線は、プログラ
ム可能インターフエース（PI）に接続され
た各モジユールからSIU１００迄延在す
る。この回線は、セツトされた時、先に要
求した読出しデータがモジユールへの転送
に利用可能である事及びモジユールにより
回線PDTSに与えられた事を表示する。 RDAA： 読出しデータ受け入れ完了回線はSIU１
００から各モジユール迄延在する。この回
線はセツトされた時、モジユールに対し
て、回線PDTSに与えられたデータの受け
入れが完了している事及びこのモジユール
がこれ等回線から情報を除去する事が出来
る事を表示する。 更に別のインターフエースは、第５ｃ図の割込
みインターフエース６０２であり、入出力プロセ
サ対２００による割込み処理に備える。即ち、こ
のインターフエースは、SIU１００による入出力
プロセサ２００に対する処理の為の割込み情報の
転送だけでなく、SIU１００に対する能動モジユ
ールによる割込み情報の転送も可能にする。他の
インターフエースと同様に、割込み要求の転送
は、「会話」と呼ばれる一連の信号で実施される
予め定められた規則に従つて各種の信号回線の論
理的状態を制御する事により達成される。 割込みインターフエースは、割込み要求回線
（IR）と、複数個の割込みデータ回線（IDA００
〜１１、Ｐ０〜Ｐ１）と、及びポートＡ乃至Ｌに
接続されたモジユールに関する複数個の割込み多
ポート識別子回線（IMID００〜０３）とを含ん
でいる。ポートＧ及びＨに接続されたモジユール
に関しては、割込みインターフエースは、更に、
レベル零存在回線（LZP）と、高レベル割込み存
在回線（HLIP）と、割込みデータ要求回線
（IDR）と、解放回線（RLS）と、複数個の活動
割込みレベル回線（AIL０〜２）とを含んでい
る。第５ｃ図から判る様に、割込みインターフエ
ース・ポートＧ及びＨは割込み多ポート識別子回
線を含まない。この割込みインターフエース回線
については本文に更に詳細に記述する。 割込みインターフエース回線 名 称 説 明 IR： 割込み要求回線は各モジユールからSIU
１００迄延在する。この回線はセツトされ
た時、サービスを要求する旨をSIUに対し
て表示する。 IDA０〜３、Ｐ０、IDA４〜１１、Ｐ１： これ等の割込みデータ回線は能動モジユ
ールからSIU１００迄延在する。これ等の
回線は、割込み要求がプロセサにより受け
入れられているとき、入出力プロセサに対
して転送される事を必要とする制御情報を
含む様にコード化される。これ等のビツト
は以下の如くコード化されている。即ち、 (a) ビツト０の状態は、２つのプロセサの
どれが（即ちプロセサ番号）この割込み
要求を処理すべきかをSIU１００に対し
て指定する。 (b) ビツト１〜３はコード化されて、SIU
１００に対する割込み要求の優先順位即
ちレベル番号を表示する。 (c) ビツトＰ０はビツト０〜３に対するパ
リテイ・ビツトである。 (d) ビツト４〜８はコード化されて、割込
みを処理する為の適正な手続きを参照す
る為入出力プロセサ２００により生成さ
れる事が必要なアドレスの一部を提供す
る（即ち、割込み制御ブロツク番号
ICBN）。 (e) ビツトＰ１はビツト４〜１１に対する
パリテイ・ビツトである。 IMID００〜０３： 割込み多ポート識別子回線は各能動モジ
ユールからSIU１００迄延在する。これ等
の回線は、能動モジユールのどのサブチヤ
ンネルが割込みサービスを要求したかを識
別する様にコード化されている。 LZP： レベル零存在回線はSIU１００から入出
力プロセサ２００迄延在する。この回線は
セツトされた時、SIU１００によりプロセ
サ２００に向けられる最高優先順位（レベ
ル０割込み）の要求がある事を表示する。 HLIP： 高レベル割込み存在回線は、SIUから入
出力プロセサ迄延在する。この回線がセツ
トされた時、プロセサ２００により実行さ
れる手続き又はプロセスよりも更に高いレ
ベル即ち優先順位を有する割込み要求があ
る事を表示する。 IDR： 割込みデータ要求回線は入出力プロセサ
２００からSIU１００迄延在する。この回
線はセツトされた時、割込みデータがSIU
１００により回線DFSを介してプロセサ
へ送られるべき事を表示する。 RLS： 解放回線は入出力プロセサ２００から
SIU１００迄延在する。この回線はセツト
された時、プロセサ２００が現行の手続き
の実行を完了した事を表示する。 AIL０〜２： 活動割込みレベル回線はSIUから入出力
プロセサ２００迄延在する。これらの回線
は、プロセサ２００により実行される手続
きの割込みレベル番号を指定する様コード
化されている。 第１図のモジユールのある一定のものにより使
用される最後の組のインターフエース回線は、第
５ｄ図に局部メモリ・インターフエース回線に対
応している。この局部メモリ・インターフエース
６０３は、局部メモリ５００と本システムのモジ
ユールとの間の情報の交換に備える。この交換
は、「会話」と呼ばれる一連の信号で実施される
予め定められた規則に従つてそれら各種の信号イ
ンターフエース回線の論理的状態を制御する事に
より達成される。局部メモリ・インターフエース
は、複数個のメモリ行きデータ回線（DTM００
〜３５、Ｐ０〜Ｐ３）と、複数個のメモリ行き要
求者識別子回線（RITM０〜７、Ｐ０〜Ｐ１）
と、複数個のメモリ行き回線指定回線（SLTM０
〜３、Ｐ）と、受け入れPI（プログラム可能イン
ターフエース）指令回線（APC）と、受け入れ
ZAC指令回線（AZC）と、PIインターフエース
準備完了回線（PIR）と、ZACインターフエース
準備完了回線（ZIR）と、読出しデータ転送要求
回線（RDTR）と、複数個のメモリから来るデー
タ回線（DFM００〜３５、Ｐ０〜Ｐ３）と、複
数個のメモリから来る要求者識別子回線（RIFM
０〜７、Ｐ０〜Ｐ３）と、メモリから来る２倍精
度回線（DPFM）と、QUAD回線と、読出しデー
タ受け入れ完了回線（RDAA）と、システム・ク
ロツク回線（SYS−CLK）とを含んでいる。 メモリ指令及びプログラム可能インターフエー
ス指令は、本インターフエースの同じ物理的デー
タ回線から転送される。このインターフエースは
割込み要求を処理する為の１組の回線を含んでお
らず、従つて、SIU１００により局部メモリに接
続されるモジユールはメモリ割込みを直接生ぜし
めることが出来ない。この局部メモリ・インター
フエース回線については次に更に詳細に記述す
る。 局部メモリ・インターフエース回線 名 称 説 明 DTM００〜３５、Ｐ０〜Ｐ３： データ経路回線は、SIU１００から局部
メモリ５００迄延在する４バイト幅の単方
向性の経路（36情報回線と４つの奇数パリ
テイ回線）を構成する。これ等回線はメモ
リ指令又はプログラム可能インターフエー
ス指令を局部メモリ５００に転送するのに
使用される。 RITM０〜３、Ｐ０、RITM４〜７、Ｐ１： メモリ行き要求者識別子回線はSIU１０
０から局部メモリ５００迄延在する２群の
４回線を構成する。これ等の回線は、指令
を開始したモジユールを識別する情報を局
部メモリに対し送る様にコード化され、適
正なモジユールに対して要求されたデータ
を戻す様に使用される。 SLTM０〜３、Ｐ： メモリ行き回線指定回線は、SIU１００
から局部メモリ５００迄延在し、２つのポ
ート番号選択回線と、メモリ行き読出し／
書込み回線と、メモリ行き２倍精度回線
と、パリテイ回線を含む。これ等回線に与
えられる情報信号は以下の如くコード化さ
れる。即ち、 (a) ビツト０〜１はポート番号選択ビツト
であり、コード化されて、取付けられた
モジユール内のどのポート又はサブチヤ
ンネルがこのモジユールに送られたメモ
リ指令を受取るかあるいは解釈するかを
指定する。 (b) ビツト２はメモリ行き読出し／書込み
ビツトであり、これは、新らしい指令が
SIU１００によりメモリに送られる時、
SISにより局部メモリ５００へ進められ
るところの能動モジユールから受取られ
た操向制御情報に含まれる。このビツト
の状態はデータ転送の方向を表示する。 (c) ビツト３は、転送されるべきデータ量
を指定する様コード化されたメモリ行き
２倍精度ビツトである。これは、又新ら
しい指令がメモリ・モジユールに送られ
る時、SIU１００により局部メモリ・モ
ジユール５００へ進められるところの能
動モジユールにより提供される操向制御
情報に含まれる。 AZC： 受け入れZAC指令回線は、SIU１００か
ら局部メモリ・モジユール５００に迄延在
する。この回線はセツトされた時、局部メ
モリ・モジユール５００に対し、SIU１０
０により他の回線へ与えられるZAC指令
及び制御情報を受け入れることを通知す
る。このインターフエース回線のセツトは
受け入れPI指令インターフエース回線と相
互に排他的である。 APC： 受け入れプログラム可能インターフエー
ス指令回線は、プログラム可能インターフ
エースに関して記述した如く、SIU１００
から局部メモリ・モジユール５００迄延在
する。この回線はセツトされた時、回線
DTMに与えられた指令情報が局部メモ
リ・モジユール５００により受け入れられ
るべき事を表示する。 PIR／ZIR： プログラム可能インターフエース準備完
了回線／ZACインターフエース準備完了
回線は、局部メモリ・モジユール５００か
らSIU１００迄延在する。この各回線は、
セツトされた時、SIU１００に対して、局
部メモリ・モジユール５００がプログラム
可能インターフエース（PI）指令／メモリ
（ZAC）指令を受け入れることが出来る事
を通知する。 RDTR： 読出しデータ転送要求回線は、局部メモ
リ・モジユール５００からSIU１００迄延
在する。この回線は、セツトされた時、
ZAC又はPIの指令により先に要求された
読出しタイプのデータが、このデータを要
求するモジユールに送られるべき必要な制
御情報と共に利用可能である事を表示す
る。 DFM００〜３５、Ｐ０〜Ｐ３： メモリから来るデータ回線は、局部メモ
リ・モジユール５００からSIU１００迄延
在する４バイト幅の単方向性バスである。
これ等回線は、読出し要求完了タイプのデ
ータをSIU１００により能動モジユールに
戻すのに使用される。 RIFM０〜３、Ｐ０、RIFM４〜７、Ｐ１： ２群のメモリから来る要求者識別子回線
は、局部メモリ・モジユール５００から
SIU１００迄延在する。これ等回線は、モ
ジユール５００から戻される読出しデータ
を要求側モジユールへ向けるためにコード
化されている。 DPFMとQUAD： メモリから来る２倍精度回線及び
QUAD回線は局部メモリ・モジユール５
００からSIU１００迄延在する。これ等回
線は、コード化されて読出しデータ転送要
求時間インターバルの間、SIU１００を介
して要求側モジユールに対し転送されるべ
きワードの数を表示する。これ等回線は以
下の如くコード化される。即ち、QUAD DPFM １ ０ １ワード 単精度 ０ １ ２ワード ２倍精度 1X（注意不要） ４ワード DSD： 読出しデータ／状態識別子回線は局部メ
モリ・モジユール５００からSIU迄延在す
る。この回線の状態は、SIU１００に対
し、回線RDTRがセツトされる時、回線
DFMに与えられた情報が読出しデータか
状態情報であるかを通知する。この回線
は、セツトされた時、１ワード又は２ワー
ド（QUAD＝０）状態情報が転送されつ
つあることを表示する。この回線は、２進
数零にセツトされる時、４バイトまでのデ
ータ・ワードが転送されつつあることを通
知し、その数は回線QUADとDPFMのコー
ド化により指定される。 RDAA： 読出しデータ受け入れ完了回線はプログ
ラム可能インターフエースに関して記述し
た如く、SIU１００から局部メモリ・モジ
ユール迄延在する。この回線は、セツトさ
れた時、局部メモリ・モジユールに対し、
局部メモリ・モジユールによりこれらイン
ターフエース回線に与えられたデータの受
け入れが完了したこと、及び局部メモリ・
モジユールがこれ等回線からデータを除去
出来る事を通知する。 SYS−CLK： システム・クロツク回線は、SIU１００
から本システムの各モジユール迄延在する
１つの回線である。この回線は、入出力プ
ロセサ２００内に含まれたクロツク・ソー
スに接続されて共通のシステム・クロツ
ク・ソースから各メモリ・モジユールの動
作を同期させる。 第５ａ図乃至第５ｄ図は、第１図のシステムの
異なるモジユールをSIU１００に接続する回線を
示すが、例えば誤り条件及び動作条件の如き他の
条件を通知するため他の回線も含まれる事が判る
であろう。第１図のモジユールにより使用される
種々のタイプのインターフエースについて記述し
たが、本発明の理解に関連する各モジユールにつ
いて以下に更に詳細に記述する。 入出力プロセサ対２００−０の詳細な記述 第２図において、対POの各プロセサ２００
は、命令実行の為制御記憶２０１−１０に記憶さ
れるマイクロ命令に応答して制御信号を生成する
様に作用するマイクロプログラムされた制御セク
シヨン２０１と、局部メモリ・モジユール５００
から取出された命令を記憶する為の命令バツフ
ア・セクシヨン２０２と、記憶セクシヨン２０３
と、制御記憶２０１−１０に記憶されたマイクロ
プログラムの制御下で算術演算と論理演算を実行
する為の処理セクシヨン２０４とからなる事が判
るであろう。このプロセサ対配置は、システムの
信頼性を保証するものであり、最初に参照した出
願に記述されている。 制御記憶セクシヨン２０１ 各セクシヨンを詳細に考察するに、制御記憶２
０１−１０は、例えば読出し専用メモリ
（ROM）を使用する固定されたセクシヨンから構
成されている。この記憶２０１−１０は、セレク
タ・スイツチ２０１−１４へ与えられた８つのア
ドレス・ソースのいずれか１つからの信号により
アドレス可能である。アドレス指定されたロケー
シヨンの内容は、出力レジスタ２０１−１５に読
出され、ブロツク２０１−１６内に含まれるデコ
ーダ回路によりデコードされる。 更に、図示の如く、レジスタ２０１−１５のマ
イクロ命令内容の諸フイールドの１つからの信号
が、制御記憶２０１−１０に対して８つの入力ソ
ースのどれが１つのアドレスを与えるかを選択す
る為、スイツチ２０１−１４へ入力として与えら
れる。レジスタ２０１−１５に読出されたマイク
ロ命令は、適当なマイクロプログラム・ルーチン
へ制御記憶２０１−１０を分岐させる為のアドレ
ス定数を含んでいる。 第２図から判る様に、８つの制御記憶のアドレ
ス・ソースは、システム・インターフエース・ユ
ニツト１００とプロセサ２００内に含まれる回路
とにより与えられた信号から得る割込み／例外信
号と、レジスタ２０１−２２に記憶された次のア
ドレス情報を加算回路２０１−２４を介して受取
る次のアドレス・レジスタ位置と、戻りレジスタ
２０１−２０の戻りアドレス内容を受取る戻りア
ドレス・レジスタ位置と、メモリ出力レジスタ２
０１−４を介して先導メモリ２０１−２からアド
レスを受取る実行アドレス・レジスタ位置と、レ
ジスタ２０１−４からのアドレスを同じく受取る
シーケンス・アドレス・レジスタ位置と、出力レ
ジスタ２０１−１５から定数値を受取る定数位置
とを含む。 適当な次のアドレスは加算回路２０１−２４に
より発生され、この回路は１つのオペランド入力
としてスイツチ２０１−１４により選択されたア
ドレス・ソースの１つから複数のアドレス信号を
受け、他のオペランド入力としてブロツク２０１
−２６のスキツプ制御回路から複数の信号を受取
る。これ等のスキツプ制御回路は、制御記憶レジ
スタ２０１−１５に記憶された定数信号により条
件付けられ、このレジスタは更に加算回路２０１
−２４に対するオペランド入力の１つとして適当
な数値を与える。加算回路は２０１−２４により
生成されて得られたアドレスは、スイツチ２０１
−１４により与えられた複数のアドレスとブロツ
ク２０１−２６のスキツプ制御回路により与えら
れた複数の定数信号との和を示す。要言をすれ
ば、スイツチ２０１−１４の異なる種々の位置
は、制御記憶２０１−１０から読出されたマイク
ロ命令に応答して選択されて、１プログラム命令
のOPコードが指定した１動作の実行に必要であ
るところの制御記憶２０１−１０に記憶されたマ
イクロプログラムに関する適当なアドレスを与え
る。この命令OPコードは、図示の如く経路２０
１−６を介して先導メモリ２０１−２に与えられ
る。スイツチ２０１−１４の戻りアドレス・レジ
スタ位置は、分岐動作の結果としてプログラムの
シーケンス動作の間選択され、一方定数レジスタ
位置は、制御記憶２０１−１０内の予め定められ
たロケーシヨン（このロケーシヨンはレジスタ２
０１−１５に記憶されたマイクロ命令の常数フイ
ールドにより規定される）への分岐を与えるよう
に選択される。 割込みは、プログラム命令の実行の完了時点で
処理される。第２図において、高レベル割込み存
在（HLIP）回線とレベル零割込み（LZP）回線
がスイツチ２０１−１４に対して信号を与える事
が判る。HLIP回線に与えられる信号は、プロセ
ス制御レジスタ２０４−２２からの割込み禁止信
号と「AND」演算され、その結果はLZP回線に
与えられた信号と「OR」演算される。高レベル
割込み存在信号が禁止されていないか、あるいは
LZP回線に与えられる信号がある場合、スイツチ
２０１−１４に接続された回路（図示せず）から
の信号は、例外／割込み位置を選択する。割込み
の存在を表示する信号回線（LZP及びHIPL）
は、次のプログラム命令を実行する為のマイクロ
命令シーケンスを参照する代りに参照されるべき
割込マイクロ命令シーケンスを選択させる。 「例外」を表示する信号回線はスイツチ２０１
−１４と関連する図示されない制御回路に与えら
れ、例外／割込み位置の選択をさせる。これは、
例外マイクロ命令シーケンスを参照する為のアド
レスを与える。実行のタイプに依り、この例外が
直ちに処理可能であるが、その理由は、プログラ
ム命令の実行を続行することが阻止されねばなら
ないか、あるいはこれが不可能である（例えば、
故障、違法命令等）為である。この例外は、条件
が迅速な注意を必要としない場合（例えば、時間
切れ、オーバーフロー等）、プログラム命令の実
行の完了時に処理される。本文に既に述べた如
く、例外の発生は、２０１−１４の例外／割込み
位置を選択させ、かつプロセス制御レジスタ２０
４−２２内の適当なビツト位置のセツトを生ぜし
める。 第２図にPDAとして表示され、制御セクシヨ
ン２０１の動作の適当なメモリ・サイクルの確立
の為に必要なタイミング信号は、プロセサ２００
の他のセクシヨン及び第１図のシステムの他のモ
ジユールを動作させる為のタイミング信号と同様
に、ブロツク２０１−３０内に含まれるクロツク
回路により与えられる。本発明の目的のために
は、第２図の他の回路と同様にこのクロツク回路
は従来設計のものと考える事が出来、例えば1972
年にテキサス・インストルメンツIncにより刊行
された「設計技術者の為の集積回路カタログ」と
題する出版物に開示された回路の形態を取る事が
出来る。詳細には、このクロツク回路は水晶制御
発振器及びカウンタ回路から成り、一方スイツチ
２０１−１４は複数個のデータ・セレクタ／マル
チプレクサ回路から成る。 前述の事から、殆んどのマイクロプログラム化
された制御機械における如く、制御記憶２０１−
１０は各プロセサ動作サイクルに対して必要な制
御を与える事が判ろう。即ち、１動作サイクルの
間制御記憶２０１−１０から読出された各マイク
ロ命令ワードは多数の別々の制御フイールドに分
割され、これらフイールドは、種々のスクラツチ
パツド・メモリのアドレス指定及びオペランドの
選択の為の第２図の各種セレクタ・スイツチに対
して必要な入力信号と、分岐動作の為各種の試験
条件を指定する為の信号と、セクシヨン２０４の
加算器／シフタ・ユニツトの動作の制御の為の信
号と、及び指令を生成するのに必要な制御情報を
与える為の信号を与える。制御セクシヨン２０１
の動作に関する更に詳細な情報に関しては、本願
発明の譲受人に対し譲渡されたＧ・ウエーズレ
ー・パターソン（Wesley Pattrson）等による
「先導制御メモリ」と題す係属中の米国特許出願
を参照すると良い。 命令バツフア・セクシヨン２０２ このセクシヨンは、局部メモリ・モジユール５
００から取出されてデータ入力レジスタ２０４−
１８を介して与えられる命令を４ワード迄記憶す
る為の複数個のレジスタ２０２−２を含む。この
レジスタ群２０２−２は２位置命令レジスタ・ス
イツチ２０２−４に接続され、前記スイツチは、
２つの出力と、現行命令読出し出力（CIR）と、
次命令読出し出力（NIR）とを与える様に構成さ
れている。半ワード又は完全ワードでの命令ワー
ドの選択は、ブロツク２０４−１２の複数の作業
レジスタの最初のものに通常記憶される現行命令
カウンタ（IC）のビツト位置の状態に従つて行
われる。本発明の目的においては、この構成は従
来設計のものと考えて良い。 記憶セクシヨン２０３ 第２図から判る様に、このセクシヨンは、各々
８つの優先順位レベルの異なつた１つが割当てら
れた８つの異なつたプロセスに関連した８組又は
８群のレジスタを含むクラツチパツド・メモリを
有する。最高優先順位レベルはレベル０であり、
最底優先順位レベルはレベル７である。各群即ち
レベルは本文に記述される様に使用される16個の
レジスタを含む。 スクラツチパツド・メモリ２０３−１０は８位
置のデータ・セレクタ・スイツチ２０３−１４を
介してアドレス指定され、このスイツチは８つの
ソースのいずれか１つからの７ビツト・アドレス
をアドレス入力２０３−１２に与える。アドレス
入力２０３−１２の最上位の３ビツト位置が８組
のレジスタの１つの組（即ち、レベル）を選択
し、一方残りの４ビツトが16個のレジスタの１つ
を選択する。SIU１００により活動割込みレベル
（AIL）回線に与えられる信号が、スクラツチパ
ツド・アドレス入力２０３−１２へのそれら最上
位３ビツトを与える。それら残りの信号は、制御
記憶レジスタ２０１−１５又はIRSWを介して与
えられる命令からのフイールドにより与えられ
る。 書込みアドレス・レジスタ２０３−２２はスイ
ツチ２０２−４を介してロードされて、レジスタ
２０１−１５内に含まれるマイクロ命令の複数の
フイールドの１つにより指示される如き現行プロ
グラム命令のビツト９〜１２か又はビツト１４〜
１７かのいずれかに対応する信号を記憶する。従
つて、書込みアドレス・レジスタは、スクラツチ
パツド・メモリ２０３−１０の複数の汎用レジス
タの１つに対して結果をロード又は戻す為のアド
レス記憶を与える。書込み動作は書込みクロツク
信号の発生時に起こり、この書込みクロツク信号
は、クロツクされる書込みフリツプフロツプ（図
示せず）の２進数１へのスイツチに応答するかあ
るいはレジスタ２０１−１５にロードされるマイ
クロ命令の１フイールドに応答して発生する。書
込みフリツプフロツプにより生成された時、書込
みクロツク信号は、書込みフリツプフロツプが次
のPDAクロツク・パルスの発生と同時に２進数
の零にリセツトされる時、生ずる。これにより、
プログラム命令に関する書込み動作がその次の命
令の処理の開始の間に生ぜしめられる。 書込みアドレス・レジスタ２０３−２２の内容
はセレクタ・スイツチ２０３−１４を介してデコ
ーダ回路２０３−２８へ与えられ、このセレク
タ・スイツチは、レジスタ２０３−２２が０、１
又は15のアドレスを記憶する度に出力回路上に信
号を生成する様に作用する。この信号は、書込み
フリツプフロツプが２進数１の状態にある時、ゲ
ート回路（図示せず）により書込みクロツク・パ
ルスの生成を禁止する。更に、デコーダ回路２０
３−２８はプロセス状態レジスタ２０４−２０か
らのモード信号を受取る。プロセサ２００がマス
ターとスレーブのいずれの動作モードにあるかを
示すこの信号の状態は、その出力信号と
「AND」演算されそして別の出力回線に例外信号
を発生するのに使用され、この例外信号は、プロ
セス制御レジスタ２０４−２２に入力として与え
られまたスイツチ２０１−１４の例外／割込み位
置の選択を生ぜしめるものへも与えられる。本文
に説明された様に、これは、スクラツチパツド・
メモリ２０３−１０のプロセス状態レジスタ・ロ
ケーシヨン（GRO）の内容の変更を阻止する。 アドレス指定されたレジスタ・ロケーシヨンの
内容は、最初の２位置データ・セレクタ・スイツ
チ２０３−１８を介してスクラツチパツド・バツ
フア・レジスタ２０３−１６に読出される。次い
で、バツフア・レジスタ２０３−１６の内容は、
別の２位置データ・セレクタ・スイツチ２０３−
２０を介して処理セクシヨン２０４へ選択的に与
えられる。これ等のデータ・セレクタ・スイツチ
２０３−１４と２０３−１８と２０３−２０の
各々の異なる位置は、レジスタ２０１−１５に読
込まれたマイクロ命令に含まれる種々のフイール
ドにより選択可能である。このスクラツチパツ
ド・メモリ２０３−１０は、ブロツク２０４−１
２の４つの作業レジスタのいずれか１つに選択的
に接続された１対の出力バスの１つから与えられ
るデータ信号を受取る。 16個のレジスタから成る各組は、現行のプロセ
スを制御するのに必須の情報を記憶する為のプロ
セス状態レジスタ（PRS）のロケーシヨン（汎用
レジスタ０）を含む。このレジスタの最初の８ビ
ツト位置は、割込み側モジユールを識別する様に
コード化された操向情報を記憶する。その次の位
置は、動作のモード（即ち、マスターかスレーブ
か）を識別する様にコード化された特権ビツト位
置である。又、このレジスタは、このレジスタの
内容が変更可能かどうかを示す様にコード化され
た外部レジスタ・ビツト位置、アドレス・モー
ド・ビツト位置、２つの条件コード・ビツト位
置、桁上げビツト位置、及び関連するプロセスが
活動している間周期的に減分されるカウントを記
憶する為の22のビツト位置（即ち、「プロセス・
タイマ」として作用する）を含む。変更又は参照
に必要とされるプロセス状態レジスタの内容に対
するアクセスの頻度の為に、このレジスタの内容
を表わす信号は、処理セクシヨン２０４の複数の
レジスタの１つ（即ち、レジスタ２０４−２０）
に記憶される。この様に、プロセス状態レジスタ
の内容を記憶する為の汎用レジスタの記憶ロケー
シヨンは、割込み発生時のセクシヨン２０４のプ
ロセス状態レジスタの最新数値を記憶する様に作
用する。 各群のレジスタは、更に関連するプロセスの現
行命令のアドレスを記憶する為の命令カウンタ
（汎用レジスタ１）を含んでいる。更に、各群の
レジスタは、ページ表ベース・レジスタ（汎用レ
ジスタ１５）と、オペランド及びアドレス情報の
為の一時的記憶を与える為の多数の汎用レジスタ
（汎用レジスタ２〜１４）とを含んでいる。又、
スクラツチパッド・メモリ２０３−１０も、制御
ブロツク・ベース（CBB）レジスタ・ロケーシ
ヨンを含み、これは局部メモリ・モジユール５０
０に記憶された例外制御ブロツク表及び割込み制
御ブロツク表のベースを指示する絶対アドレスを
記憶する。決して変更されない最優先順位の組の
レジスタ（レベル０）の最初のレジスタGRO
は、その制御ブロツク・ベース情報を記憶する。
それら割込み制御ブロツク（ICB）表は、割込み
のタイプを処理する為の情報を記憶する256群の
記憶ロケーシヨンを含んでいる。例外制御ブロツ
ク（ECB）表は、例外のタイプを処理する為の
情報を記憶する16群の記憶ロケーシヨンを含む。 それら例外は、プロセサ２００を自動的に16個
の例外処理ルーチンの１つに入れるプロセサ検出
条件である。この例外条件は、プロセサがマスタ
ー・モードに入る時、プログラム命令のビツト１
０〜１３に対応する４ビツト例外番号により識別
される。他の全ての場合には、この例外番号は零
である。この例外番号（ECB＃）は、例外処理
ルーチンを指示する４ワード例外制御ブロツク
（ECB）の１つを識別するのに使用される。１つ
のECBのバイト・アドレスは、制御ブロツク・
ベース（CBB）−16（ECB＃＋１）に等しい。各
ECBは、プロセサ２００が例外ルーチンに入る
前に現行のプロセスに関する情報を記憶する為の
スタツク領域として作用する退避領域ポインタに
加えて、PSR、IC及びPTBRレジスタをロードす
る為の数値を含んでいる。 ある割込み制御ブロツク（ICB）のアドレス
は、制御ブロツク・ベース（CBB）＋16（ICB
＃）に等しい。このICB＃は、ここで説明した割
込みワードから得られる。同様に、このICBは４
ワード・ブロツクであり、PSR、IC、GR１４及
びPTBRレジスタに対する数値を含んでいる。 処理セクシヨン２０４ このセクシヨンは、プログラム命令の処理に必
要とされる算術演算及び論理演算の全てを行う。
このセクシヨン２０４は、１対の36ビツト・オペ
ランドに対して算術演算、シフト演算及び論理演
算を行う事の出来る加算器／シフタ・ユニツト２
０４−２を含んでいる。ユニツト２０４−２の加
算器部又はシフタ部のいずれかにより発生される
結果は、マイクロ命令に応答して選択され、その
後ブロツク２０４−１２の複数の作業レジスタの
いずれか１つ及びデータ出力レジスタ２０４−１
４に対して４位置データ・セレクタ・スイツチ２
０４−８を介し１対の出力回線を経て選択的に転
送される。このデータ出力レジスタ２０４−１４
は、プロセサのデータ・インターフエース６００
の回線に接続する。 本発明の目的のためには、加算器／シフタ・ユ
ニツト２０４−２は従来設計のものと考える事が
出来る。又、このユニツト２０４−２は、ジヨ
ン・ピー・スタツフオード（Stafford）の米国特
許第3811039号に開示された如き回路のいずれか
を含む様にしても良い。 ブロツク２０４−１２は、命令カウンタ用の及
び命令実行中のアドレス用の一時的記憶を与える
４つの作業レジスタＲ０乃至Ｒ３を含んでいる。
これ等のレジスタは、スイツチ２０４−８に接続
されるソースのいずれか（即ち、加算器／シフタ
２０４−２、アドレス・スイツチ２０４−６、
PSR／PCRスイツチ２０４−２４、及びスクラツ
チパツド・バツフア入力スイツチ３０２−１８）
からロード出来る。ロードされるべきレジスタ及
びこのレジスタをロードする為に必要とされる書
込み信号は、レジスタ２０１−１５に読出される
マイクロ命令内に含まれるフイールドにより確立
される。 第２図から判る様に、これ等のレジスタは１対
の出力バスWRPとWPRに接続されている。この
WRPバスは、アドレス入力２０４−５と、スイ
ツチ２０３−１８と、スクラツチパツド・メモリ
２０３−１０へ接続している。このWRRバス
は、Ａオペランド・スイツチ２０３−２０と、Ｂ
オペランド・スイツチ２０４−１と、レジスタ２
０４−２０と、レジスタ２０４−２２とへ接続す
る。WRR及びWRPバスに接続するために選択さ
れるそれらレジスタは、レジスタ２０１−１５に
読出されるマイクロ命令内に含まれる１対のフイ
ールドにより指示される。 第２図から判る様に、処理セクシヨン２０４
は、プロセス状態レジスタ２０４−２０とプロセ
ス制御レジスタ２０４−２２とを含む。前述の通
りプロセス状態レジスタ２０４−２０は、出力バ
スWRRを介してスクラツチパツド・メモリ２０
３−１０からロードされる。プロセス制御レジス
タ２０４−２２は８つの割込みレベル全てに共通
の36ビツト・レジスタである。 プロセス制御レジスタ（PCR）２０４−２２
のビツト位置は、以下の情報を含んでいる。ビツ
ト位置０〜８は、以下のものを含む異なるタイプ
の例外を表示する。

【表】 用語「故障」は必らずしもハードウエアの故障
の発生を意味せず、誤り条件等をも含むものであ
る。 ビツト位置９〜１５はパリテイ誤りのロケーシ
ヨンを識別し、ビツト位置２３〜２６はPNIDと
AIL回線から受取るプロセサ番号及びレベルを識
別する。ビツト位置２７は割込み禁止ビツト位置
であり、ビツト位置２８〜３５は、２進数１にセ
ツトされた時そのビツト位置に対応するレベル
（例えば、ビツト２８＝レベル０）への割込み要
求を示す割込み要求ビツトを記憶する。これ等の
ビツト位置２７〜３５は、出力バスWRRを介し
てブロツク２０４−１２のレジスタ・バンクから
のプログラム命令によりロード可能である。 レジスタ２０４−２０と２０４−２２の各々の
内容は、２位置データ・セレクタ・スイツチ２０
４−２４を介して４位置データ・セレクタ・スイ
ツチ２０４−８の複数の位置の別の１つへ入力と
して選択的に与えられる。又、レジスタ２０４−
２０は、２位置操向セレクタ・スイツチ２０４−
１０及び４位置アドレス・セレクタ・スイツチ２
０４−６のPI位置にも接続している。 操向スイツチ２０４−１０は、指令を適正なモ
ジユールに転送するのに使用されるSIU１００へ
の操向情報を与える。レジスタ２０１−１５に読
出されるマイクロ命令に含まれる複数のフイール
ドの１つは、メモリ命令かPI指令のいずれかに対
する適当な位置を選択する。メモリ指令に対する
操向情報は、マイクロ命令内に含まれるフイール
ドから発生され、これにはスクラツチパツド・メ
モリ２０４−４からのページ化されたアドレス情
報もしくはバスWRPからの絶対アドレス情報が
伴う。 Ｒ／Ｗ指令に対しては、操向情報は以下の如く
生成される。即ち、ビツト０はＲ／Ｗ指令に対し
ては２進数零であり、ビツト１は局部／遠隔メモ
リを規定しかつPTWビツト０（ページ化）又は
WRPビツト０（絶対）に対応する。ビツト２〜
４はPTWビツト１〜３（ページ化）又はWRPビ
ツト１〜３（絶対）に対応する。ビツト５〜６
は、マイクロ命令の複数のフイールドの１つのビ
ツトに対応し、１ワード転送又は２ワード転送の
いずれであるか及び読出し又は書込みの動作サイ
クルのいずれであるかを示す様コード化されてい
る。メモリ・サイクルの開始又は指令の開始の時
に、操向スイツチ２０４−１０からの信号は操向
レジスタ２０４−１６へロードされ、このレジス
タはこれら信号をプロセサ２００のデータ・イン
ターフエース６００の適当な回線に対して与え
る。ここで説明した様に、別の操向情報を含む指
令は、PI指令の場合にアドレス・スイツチ２０４
−６の位置２により与えられる。 第２図から判る様に、処理セクシヨン２０４
は、スクラツチパツド・メモリ２０４−４を含
み、これはWRPバスに接続される複数のレジス
タの１つから複数のアドレス信号を受取るアドレ
ス入力２０４−５を介してアドレス指定可能であ
る。スクラツチパツド・メモリ２０４−４は、局
部メモリ・モジユール５００をアドレス指定する
ための絶対アドレスを生成する際使用される８つ
の割込みレベルの各々に対するページ表アドレス
記憶を与える。スクラツチパツド・メモリ２０４
−４の記憶ロケーシヨンの内容は、アドレス指定
された時、アドレス・スイツチ２０４−６の４位
置の内の２つに読出される。これ等の２位置は、
局部メモリ・モジユール５００のページ参照に使
用される。スクラツチパツド・メモリ２０４−４
のページング動作は本発明に特に関連しない為、
詳細な記述はここでは行わない。 アドレス・セレクタ・スイツチ２０４−６の他
の２位置は、メモリ指令又はPI指令を与える為に
使用される。詳細には、アドレス・スイツチ２０
４−６の位置１は、レジスタ２０１−１５に記憶
されるマイクロ命令ワードのアドレス制御フイー
ルドにより選択される時、読出し／書込みメモリ
指令情報を生成し、この情報は、マイクロ命令ワ
ードの予め定められたフイールドに従つてコード
化されたビツト０〜８と、及びメモリ２０４−４
からのページ化されたアドレス情報か又はブロツ
ク２０４−１２の作業レジスタにより出力バス
WRPに与えられる絶対アドレス・ビツトかのい
ずれかに対応する様コード化されたビツト９〜３
５を含む。スイツチ２０４−６のPI位置が選択さ
れる時、このスイツチはプログラム可能インター
フエース指令ワードを発生し、このワードにおい
て、ビツト０は２進数零であり、ビツト１はレジ
スタ２０１−１５に記憶されたマイクロ命令ワー
ドのフイールドにより与えられ、ビツト２はプロ
セス状態PSRレジスタ２０４−２０のビツト９に
より与えられかつ現行のプロセスがある外部のレ
ジスタを変更出来るかどうかを規定し、ビツト５
〜６はレジスタ２０４−２０のビツト４〜７に等
しくかつモジユール内のポート即ちサブチヤンネ
ルを規定し、ビツト３はSIU１００により与えら
れるプロセサ対の番号を規定する様コード化さ
れ、ビツト４は零であり、ビツト９〜３５はPI指
令の絶対アドレスに対応するバスWRPのビツト
９〜３５に等しい。 局部メモリ・モジユール５００の詳細 第６図は、本発明のシステムと、本発明の教示
に従う局部メモリ・モジユール５００の望ましい
実施例を構成する主要ブロツクを示す。同図にお
いて、モジユール５００は、図示の如く構成され
たキヤシユ・ストア・セクシヨン５００−２、補
助記憶装置セクシヨン５００−４、入力レジス
タ・セクシヨン５００−１２、制御回路セクシヨ
ン５００−６、入力スイツチ・セクシヨン５００
−８、及び出力スイツチ・セクシヨン５００−１
０を含む事が判ろう。出力スイツチ・セクシヨン
５００−１０と入力レジスタ・セクシヨン５００
−１２は、前述の如くSIU１００のスイツチを介
してプロセサ対Ｐ０又はマルチプレクサ・モジユ
ール５００との間でデータ及び制御情報の送受を
行う。 第７図に更に詳細に示されたキヤシユ・スト
ア・セクシヨン５００−２は、関連する制御回路
５００−２１を有するキヤシユ５００−２０と、
関連する比較回路５００−２４を有する登録簿記
憶ユニツト５００−２２と、ヒツト論理回路５０
０−２６と、制御回路５００−２６とを図示の如
く配してなる。キヤシユ・ストアは、４つのレベ
ル即ちセクシヨンに組織されており、その各々は
従来設計の複数個のバイポーラ回路チツプから構
成される。各レベルは、８つのバイト・セクシヨ
ンに分割されその各バイト・セクシヨンは５つの
バイポーラ回路チツプを含む。これら回路チツプ
は各々が128個のアドレス指定可能な２ビツト巾
の記憶ロケーシヨンを含み、チツプは合計すると
64ブロツクのアドレス・ロケーシヨン即ち256の
アドレス・ロケーシヨンを提供し、このアドレ
ス・ロケーシヨンでは、各ブロツクは、各ワード
が４バイト（バイト＝９データ・ビツト＋１パリ
テイ・ビツト）を含む４つの40ビツトのワードと
して定義される。 登録簿記憶ユニツト５００−２２は各キヤシ
ユ・ブロツクのアドレスを記憶し、同様に４つの
レベルに組識されている。ユニツト５００−２２
は、キヤシユのどのレベルが次の動作サイクルの
間に書込まれるべきかを確立するためのラウン
ド・ロビン・カウンタ装置（図示せず）を含む。
異なるレベルのキヤシユは80ビツトの列を規定
し、キヤシユ・ブロツクは２つのこのような列を
含んでいる。登録簿記憶ユニツト５００−２２
は、このようにキヤシユのブロツク数に対応する
多数の列に分割されている。本発明の目的のため
には、この構成は従来設計のものと考えられ、
Ｒ・Ｅ・ランジ（Lange）等の米国特許第
3845474号に開示される構成に類似するものでよ
い。キヤシユ動作サイクルの間、４つのバイトが
多数の８者択１回路を介して出力マルチプレク
サ・スイツチ５００−１０に読出される。 登録簿記憶ユニツト５００−２２はブロツク５
００−２４の比較回路にアドレス信号を与える。
従来設計のこれ等の回路は、要求されている情報
がキヤシユの４つのレベルのいずれか１つに存在
する（即ち、ヒツトの存在）かどうかを検出する
よう作用する。比較回路５００−２４は、比較の
結果をブロツク５００−２８のヒツト回路に与え
る。このヒツト回路５００−２８は、ヒツト表示
を記憶し、この表示はブロツク５００−６の制御
論理回路に対し入力として与えられる。補助記憶
装置セクシヨン５００−４は、補助記憶装置５０
０−４０と、タイミング回路５００−４８と、
160ビツトの出力レジスタ５００−４２と、デー
タ訂正及びパリテイ発生回路５００−４４と、ブ
ロツク５００−４６の多数の制御回路を第７図に
示す如く構成されてなる。回路５００−４８はカ
ウンタ及び遅延線回路を含んでいる。これは従来
設計のものであり、メモリ・モジユール５００−
２の全動作を同期させるためのタイミング及び制
御信号を与える。 補助記憶装置５００−４０は、従来設計の4K
のMOSメモリ・チツプから構成され、各ワード
が40ビツトを有する128Kのメモリ・ワード
（32Kブロツク）の容量を有する。データ訂正及
びパリテイ発生回路は、補助記憶装置５００−４
０から読出され、そしてこれに書込まれるワード
における誤りを検出及び訂正するよう作用する。
本発明の目的のためには、これ等の回路は従来設
計のものと考えられる。 第７図から判るように、入力レジスタ・セクシ
ヨンは、ゾーン・アドレス・指令（ZAC）レジ
スタ５００−１２０と、第１のワード・バツフ
ア・レジスタ５００−１２２と、第２のワード・
バツフア・レジスタ５００−１２３を図示の如く
結合してなる。ZACレジスタ５００−１２０
は、第９図に示されるフオーマツトを有する
ZAC指令ワードを記憶する。入力バツフア・レ
ジスタ５００−１２２と５００−１２３は、要求
側モジユールによりインターフエース６０３の
DTM回線に与えられるZAC指令のデータ・ワー
ドを受取るように接続される。レジスタ５００−
１２２と５００−１２３の内容は、２者択１マル
チプレクサ・スイツチ５００−８の別々のバイト
位置に与えられる。スイツチ５００−８は又補助
記憶装置から読出されてキヤシユ５００−２０に
書込まれるデータを受取る。 ZACレジスタ５００−１２０の指令内容はブ
ロツク５００−６に含まれるデコーダ・ゲート回
路に与えられ、一方そのアドレス信号はアドレス
指定のためブロツク５００−６の諸回路と登録簿
記憶ユニツト５００−２２とキヤシユ５００−２
０と補助記憶装置５００−４０とに配分される。 ブロツク５００−６の諸回路は、種々の制御及
びタイミング信号を発生して局部メモリ・モジユ
ールの種々の部分を条件付けし、それによつて
ZACレジスタ５００−１２０に記憶された指令
により指定される動作を実行させる。これは、入
力マルチプレクサ・スイツチ５００−８及び出力
マルチプレクサ・スイツチ５００−１０へ制御信
号を分配することを含んでおり、これら信号によ
り補助記憶装置５００−４０に書込まれかつ補助
記憶装置５００−４０及びキヤシユ５００−２０
から読出されるデータ信号のグループを選択す
る。本発明の目的のためには、本文で説明する第
８図の諸回路、並びにマルチプレクサ又はデー
タ・セレクタ回路及びレジスタは従来設計のもの
と考えられ、前述のテキサス・インストルメンツ
社の文献に開示される回路形態をとつてもよい。 第８図はブロツク５００−６，５００−２１，
５００−２６及び５００−４６の諸回路のあるも
のを更に詳細に示す。同図において、ブロツク５
００−６の制御回路は複数個のAND／NANDゲ
ート５００−６０乃至５００−７４を含んでいる
事が判る。ゲート５００−６０，５００−６１及
び５００−６２は、ZACレジスタ５００−１２
０からZAC指令ビツト信号及びキヤシユ・バイ
パス信号の種々のものを受取るよう接続されてい
る。これ等の信号は図示の如く合成され、ゲート
５００−６４と５００−７４に与えられる。その
結果得た読出しロード指令信号及び書込みロード
指令信号は、キヤシユ制御回路５００−２１、登
録簿制御回路５００−２６及び補助記憶装置制御
回路５００−４６に図示の如く与えられる。
RCL０００およびRR１００の如き他の指令信号
も又補助記憶装置回路５００−４６に与えられ
る。 第８図から判るように、キヤシユ制御回路５０
０−２１は、直列接続されたNAND／ANDゲー
ト５００−２１０と５００−２１２とを含んでお
り、これは書込みクロツク付勢回路５００−２１
４へ書込みキヤシユ・タイミング信号
WRCACHE１００を与える。書込み付勢回路５
００−２１４は、従来設計の論理ゲート回路を含
み、この回路は書込み動作サイクルの実行に必要
とされる適当なタイミング信号をキヤシユ５００
−２０に与える。更に、制御回路はAND／
NANDゲート５００−２１６乃至５００−２２２
を含み、これらは、補助記憶装置５００−４０か
らデータのブロツクをキヤシユに書込むために必
要とされる如くアドレス・ビツト３２の状態を修
正するよう作用する。 同様に、登録簿制御回路は、直列接続された
NAND／ANDゲート５００−２６０，５００−
２６２，５００−２６４を含み、この最後のゲー
トは書込み付勢回路５００−２６６へ書込み登録
簿タイミング信号WRDIR１００を与える。この
書込み付勢回路５００−２６６は従来設計の論理
ゲート回路を含み、これらゲート回路は書込み動
作サイクルの実行に必要な適当なタイミング信号
を登録簿記憶ユニツト５００−２２に対して与え
る。 補助記憶装置制御回路５００−４６は、直列接
続されたAND／NANDゲート５００−４６０乃
至５００−４６８を含んでいる。これ等ゲート
は、補助記憶装置要求信号BSREQ１００及び付
勢データ信号を生成して補助記憶装置の読出し書
込み動作サイクルを開始すると共にSIU１００に
対する補助記憶装置データの転送を許容する。 第８図はの最後の回路グループは第７図のヒツ
ト・レジスタ回路を構成する。この回路群は図示
の如く接続されたANDゲート５００−２８１の
外にNAND／ANDゲート５００−２８０と５０
０−２８２を含む。このNAND／ANDゲート５
００−２８０は、比較回路５００−２４からその
結果の比較信号を受取り、ゲート５００−２８２
に対して登録簿比較の表示を与える。ゲート５０
０−２８２の出力は更にヒツト・レジスタ・フリ
ツプフロツプ５００−２８４のセツト入力側に与
えられる。NAND／ANDゲート５００−２８３
は、SIU１００からの受け入れZAC信号を受取
り、この信号を補数化してフリツプフロツプ５０
０−２８４のリセツト入力側に与える。フリツプ
フロツプ５００−２８４からの２進数１及び零の
出力信号は、その後第８図に示された諸ブロツク
の種々のものに配分される。 システム・インターフエース・ユニツト１００の
詳細記述 割込みセクシヨン１０１ 前述の如く、システム・インターフエース・ユ
ニツト１００は、複数個のクロスバー・スイツチ
を介して第１図のシステムのモジユール間の通信
を提供する。モジユールのインターフエースの
夫々の回線から信号を収集する為に別のクロスバ
ー・スイツチが使用される。第３ａ図は、モジユ
ール割込みインターフエースを取扱う為の割込み
セクシヨン１０１のスイツチ及び回路を示す。第
１図のシステムにおいて、ポートLMO，Ａ，
Ｅ，Ｇ及びＪに接続するモジユールがあり、これ
らポートの各々はSIU１００に対してその割込み
インターフエース６０２の回線の異なるものを介
して信号を与える。更に、SIU１００も又第１図
のポートＬと関連する割込みインターフエースを
介して信号を与える。 第３図から判る様に、モジユールの各々は、サ
ービスを要求する時、IDA回線上に適当な割込み
識別子情報を与えると共に割込み要求（IR）回
線に信号を与え、これら信号は割込み優先順位及
び制御ブロツク１０１−２の回路に与えられる。
これらブロツク１０１−２の回路は、全ての割込
みインターフエースをモニターし、そして実行中
のプロセスの優先順位よりも高い優先順位を有す
る要求がある時、プロセサ２００に対応する適当
なプロセサに通知する。プロセサ２００がこれが
要求を受信出来る事を通知する時、SIU１００
は、最高優先順位の要求と関連する識別子情報を
プロセサ２００へゲートする。この識別子情報
は、１パリテイ・ビツトを含む８ビツト割込み制
御ブロツク番号と、３ビツト割込みレベル番号
と、及び１パリテイ・ビツトと及び４ビツト・チ
ヤンネル番号を伴なつた１ビツト・プロセサ番号
とを含む。 割込みセクシヨン１０１を更に詳細に考察すれ
ば、ブロツク１０１−２の回路は、プロセサ番号
と割込み要求番号とをデコードするデコーダ回路
を含む。パリテイ誤りがないと仮定すると、この
デコーダ回路からの出力信号は、指定されたプロ
セサ論理回路の優先順位論理回路へ与えられる。
この優先順位論理回路は、割込みレベル信号をデ
コードして最高優先順位レベルを決定し、次にポ
ート優先順位を決定し、それによつて最高優先順
位レベルと最高ポート優先順位を有するモジユー
ルが選択される。任意の所与レベル内の割込みポ
ート優先順位は次の如きものである。即ち、 古いもの、ポートＬ、ポートＡ、ポートＢ、ポ
ートＣ、ポートＤ、ポートＥ、ポートＦ、ポート
Ｇ、ポートＨ、ポートＪ、及びポートＫ。 この事は、第１図のシステムにおいて、現行プ
ロセスのポートは最高優先順位を有し、これに続
いて順番にSIU１００、高速マルチプレクサ３０
０、ホスト・プロセサ７００、プロセサ２００、
低速マルチプレクサ４００と続く優先順位を有す
る事を意味する。 ブロツク１０１−２の優先順位回路は、ｎ個の
出力回線の１つに出力信号を生成する様に作用す
る。（但し、ｎはシステム内の割込み側モジユー
ルの数に対応する）このｎ個の出力回線は８位置
データ・セレクタ・スイツチ１０１−４に与えら
れ、このスイツチはレジスタ１０１−６にロード
されるべく現在進行中のレベルより高い優先順位
を有する割込みのレベルの割込みレベル信号を選
択する。レジスタ１０１−６からの出力信号は、
高レベル割込み存在（HLIP）回線又はレベル零
存在（LZP）回線を先に２進数１にしたSIU１０
０に応答してプロセサ２００がIDR回線を２進数
１にする時、AIL回線に与えられる。現行プロセ
スが被割込みを禁止されていない時、割込み要求
は、プロセサ２００に現行プロセスを中断させ、
そして前述の識別子情報を含むSIU１００からの
割込みワードを受け入れさせる。詳細には、この
割込みワードは以下の如くフオーマツト化されて
いる。 ビツト０は新割込みビツト位置である。２進数
１にセツトされる時その割込みは新らしいもので
ある事を示し、２進数零にセツトされた時その割
込みは再開されるべき以前に割込みされたプロセ
スの割込みである事を示す。 ビツト１〜１７は使用されず２進数零である。 ビツト１８〜２７は、ビツト１８と２７が２進
数零にセツトされて割込み制御ブロツク番号を規
定する。 ビツト２８〜３１は、SIU１００により生成さ
れ、ここで説明した如く本発明に従つてソース・
モジユールを識別する。 ビツト３２〜３５は、多数ポートを有するモジ
ユールにより生成され、ここで説明された様に本
発明に従つてソース・モジユール内のサブチヤン
ネル即ちポートを識別する。 ブロツク１０１−２の回路の編成に関する更に
詳細な情報に関しては、本願明細書の始めに引用
された「優先順位割込みハードウエア」と題する
係属中の米国特許出願を参照すると良い。 割込み優先順位回路１０１−２からの出力回線
は別のデータ・セレクタ・スイツチ回路１０１−
８に与えられる事も判ろう。最高優先順位を有す
る要求側モジユールのみが信号をセレクタ回路１
０１−８に与える為、このセレクタ回路は所定の
ワイヤインされた組のコード化操向信号を与える
ように接続され、これらの信号は優先順位を付与
された要求側モジユールが接続する物理的ポート
を識別する（即ち、割込みワードのビツト２８〜
３１）。 本実施例においては、下記の操向コードが第１
図のモジユールを識別する為に生成される。コード 識別されるSIUポート（モジユール） 0000 局部メモリ・モジユール・ポートLMO 0001 ポートＫ 0010 SIU100−ポートＬ 0101 低速マルチプレクサ400−ポートＪ 0110 プロセサ200−ポートＧ 1101 高速マルチプレクサ300−ポートＡ 1110 ホスト・プロセサ700−ポートＥ セレクタ回路１０１−８により生成された４ビ
ツト・コードは、更にゲート回路１０１−１２内
に含まれる１群の従来のANDゲート回路へ与え
られる。異なつたソース・システム・モジユール
により与えられる他の識別子情報も又回路１０１
−１２の他のゲート回路に与えられる。詳細に
は、各モジユールは、そのIDA回線を介して割込
み制御ブロツク番号（ICBN）を８位置データ・
セレクタ・スイツチ回路１０１−１４の複数の位
置の異なつた１つへ与える。更に、各モジユール
は、ソース・モジユールの要求側サブチヤンネル
即ちポートを識別する情報を割込みインターフエ
ースのIMID回線を介して回路１０１−１２のゲ
ート回路の他のものへ与える。プロセサ２００が
その割込みデータ要求（IDR）回線を２進数１に
する時、SIU１００は、それら信号をゲート回路
１０１−１２から４位置データ・セレクタ・スイ
ツチ回路１０１−２０の複数の位置の内の１つを
介してプロセサ・データ・インターフエース６０
０の「SIUから来るデータ（DFS）バス回線」に
対して与える。スイツチ１０１−２０の残りの位
置については、これ等が本発明の理解に関係しな
い為、図示しない。 データ転送セクシヨン１０２ 第３ｂ図は、システム・インターフエース・ユ
ニツト１００のデータ転送セクシヨン１０２を示
す。このセクシヨンは優先順位回路を含み、これ
らは、どのソース・モジユールが高速マルチプレ
クサ３００に対してそのプログラム可能インター
フエース６０１上で指令を転送するか、又どのソ
ース・モジユールがデータをマルチプレクサ３０
０に対してそのデータ・インターフエース６００
上で転送するかを決める。更に、セクシヨン１０
２が含む優先順位回路は、どのソース・モジユー
ルが局部メモリ・モジユール５００に対してデー
タか指令のいずれを転送しようとしているかを決
める。 １対のモジユールの１モジユールが他のモジユ
ールに対して要求を生成しそしてこの要求がその
他のモジユールにより受け入れられたとき、それ
ら一対のモジユール間にて転送が生じることが判
るであろう。要求を受け入れられるようにするた
め、要求側のモジユールは最高優先順位を持たね
ばならず、両方のモジユールは情報を受取る状態
になければならず、又転送を行なう転送経路が利
用可能（即ち、ビジーでない）でなければならな
い。 プロセサ２００によりセクシヨン１０２に与え
られる信号に関して、これ等の信号の生成は、第
２図のプロセサ・レジスタ２０１−１５に読出さ
れるマイクロ命令の種々のフイールドにより大部
分制御される。例えば、ブロツク１０２−４の回
路に与えられるプロセサ２００からの能動出力ポ
ート要求（AOPR）回線の付勢は、読出し／書込
みメモリ指令又はプログラム可能インターフエー
ス指令の転送を規定する様コード化されたところ
のレジスタ２０１−１５に読出される各マイクロ
命令のSIU要求タイプ制御ビツト・フイールドに
従つて行なわれる。２位置データ・セレクタ・ス
イツチ１０２−２に与えられるプロセサ・デー
タ・インターフエース６００の「SIU行きデータ
回線（DTS）」は、マイクロプログラム制御下で
生成される指令情報を構成し、これは第２図のプ
ロセサ・データ出力レジスタ２０４−１４にロー
ドされる。「SIU行き操向データ（SDTS）回線」
は、マイクロプログラム制御下で生成される信号
を受信し、これら信号は第２図のプロセサ操向レ
ジスタ２０４−１６にロードされる。 第１図のシステムに関しては、入出力プロセサ
のみがマルチプレクサ３００に対し指令を転送
し、プロセサ２００のみが回路１０２−４に信号
を与える。従つて、回路１０２−４はデコーダ回
路を含み、この回路はプロセサ・モジユールから
の操向情報をデコードして、そのモジユールがマ
ルチプレクサ３００に対して指令の転送を希望す
る時点を確定する。２以上の入出力プロセサの場
合において、２以上のモジユールが同じサイクル
内で転送を希望する時、回路１０２−４に含まれ
る優先順位回路は、最高優先順位を与えられたモ
ジユールを選択し、プログラム可能インターフエ
ース６０１のPDFS回線を介してマルチプレクサ
３００に対し前記モジユールが指令を転送するの
を可能にする。詳細には、回路１０２−４は、適
当なモジユールから信号を選択する２位置セレク
タ・スイツチ１０２−２に対して信号を与える。
これは、マルチプレクサ３００がSIU１００に対
して、PIR回線を２進数１にする事により指令を
受へ入れる用意がある事を通知する時に生じる。
同時に、回路１０２−４は、APC回線を２進数
１にして、それによりマルチプレクサ３００に
PDFS回線に与えられる指令を受け入れることを
通知する。プロセサ２００が、命令を実行してこ
れにマルチプレクサ３００に対しプログラム可能
インターフエース（PI）指令を送らせる時、プロ
セサ２００はその指令のビツト３にプロセサ番号
識別を置く。マルチプレクサ３００は、割込み要
求を出す事を希望する迄その指令に含まれるプロ
セサ番号を記憶しており、その希望するときプロ
セサ番号がここで説明する様に割込みデータの一
部として含まれる。PI指令がマルチプレクサ３０
０に送られる時、プロセサ２００を要求者として
識別する操向情報は、マルチプレクサ３００（ポ
ートＡ）と関連するレジスタ１０２−６に記憶さ
れる。ここで説明する様に、マルチプレクサ３０
０が読出しデータ転送要求をSIU１００へ発生す
ることにより応答する時、レジスタ１０２−６の
内容は、そのデータを受取る実際のモジユールと
してプロセサ２００を識別するのに使用される。 同様な構成がマルチプレクサ３００へデータ信
号を転送する為に用いられる。第１図において、
メモリ・モジユール５００は、データをマルチプ
レクサ３００へ転送する唯一のモジユールであ
る。この様な転送は、ここで説明する様に回路１
０２−２０を介してマルチプレクサ３００により
メモリ・モジユール５００へ送られる読出しメモ
リ指令（ZAC）に応答して生じる。マルチプレ
クサ３００が指令を送る時、SIU１００は、マル
チプレクサ３００から受取る多ポート識別子情報
に付加する適当な４ビツト要求者識別子コード
（操向コード）を生成する。この情報は、メモ
リ・モジユール５００により記憶され、そしてこ
の情報は、モジユール５００が読出しデータ転送
要求を生成してマルチプレクサ３００がこのデー
タを受取る事を表示する時、SIU１００に戻され
る。又、SIU１００はその要求を受け入れる時、
回線ARDAを２進数１にする事によりマルチプレ
クサ３００に通知する。 「読出しデータ転送要求（RDTR）回線」は、
メモリ・モジユール５００によりセツトされる
時、回路２０１−１４に対して１動作サイクルの
間に読出された情報を転送する準備が完了してい
る事を通知する。又、局部メモリ・モジユール５
００は、「メモリから来る要求者識別子
（RIFM）回線」へ信号を与えて、この情報が転
送されるべき要求側モジユールを識別する。 詳細には、デコーダ回路１０２−１４内の回路
はRIFM回線に与えられる識別信号をデコード
し、そしてこれら識別信号が、局部メモリ・モジ
ユール５００が情報をマルチプレクサ３００へ転
送する準備がある事（マルチプレクサ３００がそ
の情報を受取る準備があると仮定する）を表示す
る時、デコーダ回路１０２−１４は、適当な信号
をセレクタ・スイツチ１０１−１２及びゲート回
路１０２−１６の回路へ与える。 更に、デコーダ回路１０２−１４は、データ・
インターフエースの「受け入れ読出しデータ
（ARDA）回線」に対して信号を与え、それによ
りそのインターフエース６００のSIU（DFS）回
線からのデータを受け入れるべき事をマルチプレ
クサ３００に対し通知する。ブロツク１０２−１
６の回路は、適当な多ポート識別子情報を「SIU
から来る多ポート識別子（MIFS）回線」へ与え
て、それによりRIFM回線から得る要求側サブチ
ヤンネルを識別する。この転送が行われた時、回
路１０２−１４は、RDAA回線を２進数１にし
て、それによりメモリ・モジユール５００により
そのデータが受け入れられた事を要求側モジユー
ルに通知する。 回路１０２−１４と同様な構成がSIUにより使
用されて、PI指令及びメモリ指令を第１図のモジ
ユールのいずれか１つから局部メモリ・モジユー
ル５００へ転送する。このモジユール５００は、
プログラム可能インターフエース指令か又はメモ
リ指令のいずれかを受け入れる用意がある時、デ
コーダ回路１０２−２０に与えられた「プログラ
ム可能インターフエース準備完了（PIR）回線」
又は「ZACインターフエース準備完了（ZIR）回
線」のいずれかを２進数１にする様作用する。更
に、プロセサ２００と、プロセス７００と及びマ
ルチプレクサ３００とは、それらの各データ・イ
ンターフエースの「能動出力ポート要求
（AOPR）回線」と及び「SIU行き操向データ回
線」とへ、回路１０２−２０への信号を与える。
各モジユールにより与えられる操向情報のデコー
ド時に、回路１０２−２０は、上記適当な信号を
３位置セレクタ・スイツチ１０２−２４へ発生す
るように動作して、それにより最高優先順位を有
するモジユールを付勢してメモリ・モジユール・
データ・インターフエース６０３の「SIU行きデ
ータ転送（DTM）回線」へ信号を与えさせる。
又、回路１０２−２０は、「受け入れプログラム
可能指令（APC）回線」かあるいは「受け入れ
ZAC指令（AZC）回線」のいずれかへ信号を与
え、これと伴に適当な要求者識別子信号をゲート
回路１０２−２６を介して局部メモリ・モジユー
ル・インターフエース６０３の「メモリ行き要求
識別子（RITM）回線」に与える。 最後の２つの回路１０２−３０と１０２−４０
は、プロセサ２００により前に夫々生成されたメ
モリ指令及びPI指令に応答して、プロセサ２００
にメモリ・データ及びプログラム可能インターフ
エース・データを転送する為に使用される。第３
ｂ図から判る様に、優先順位デコーダ回路１０２
−３０は回路１０２−１４と同じ入力回線を有
し、そして同じ方法で動作してデータ・セレク
タ・スイツチ１０２−３２と第３ａ図の４位置セ
レクタ・スイツチ１０１−２０を介して要求され
たメモリ・データをプロセサ２００へ送る。尚、
プロセサ２００が一時に単一の指令を処理すると
いう理由の為、プロセサの要求に応答してプロセ
サDFS回線に転送を行うためセレクタ・スイツ
チ１０１−２０へデータを送るモジユール間に何
らの衝突も生じ得ない。即ち、プロセサ２００が
第１図のモジユールの１つに指令を送つた後、そ
の動作は要求したデータの受取りの間止められ
る。SIU１００は、プロセサの要求の受け入れ時
に、プロセサのARA回線を作動してプロセサに
その動作を遅延させる。 別個の回路１０２−４０は、PI指令に応答する
これ等のモジユールからの戻りデータ要求を処理
する。この回路１０２−４０は、図示しない他の
モジユールのレジスタを伴なつたレジスタ１０２
−６からの信号並びにRDTR回線へ与えられた信
号をデコードする。SIU１００が、モジユールが
要求されたデータをプロセサ２００（即ち、マル
チプレクサ３００のレジスタ１０２−６に記憶さ
れた要求者識別子）へ戻そうと試行している事を
検出する時、回路１０２−４０は信号を生成し、
これら信号は３位置データ・セレクタ回路１０２
−４２を条件付けて要求されたデータをプロセサ
２００に戻そうと試行するそのモジユールのPIイ
ンターフエースのPDTS回線からの信号を与えさ
せる。これ等の信号は、更にモジユール要求信号
により条件付けられる第３ａ図のセレクタ・スイ
ツチ１０１−２０を介してプロセサのDFS回線
に与えられる。次の動作サイクルの間、回路１０
２−４０はRDAA回線を２進数１にして、これに
よりモジユールに対し、PDTS回線に与えられた
データが受け入れられた事及びこのモジユールは
今このデータを除去出来る（即ち、その出力レジ
スタをクリアする）事を通知する。この様に、ス
イツチ１０１−２０は、プロセサのデータ・イン
ターフエース６００のDFS回線へ３つのタイプ
のデータのいずれか１つを選択に与える。 本発明の目的のためには、第３ｂ図の複数のブ
ロツクの異なるものに含まれる回路は従来設計の
ものと考えられ、テキサス・インストルメンツ社
の前記出版物に見出される論理回路を含む。更
に、本発明の目的のためには、スイツチ回路は従
来のクロスバー・スイツチが可能である。 高速マルチプレクサ３００の詳細説明 共通セクシヨン 第４図は、共通制御セクシヨン３０１、チヤン
ネル・アダプタ・セクシヨン３０２の一部とを更
に詳細に開示する。第４図において、共通制御セ
クシヨンは、マルチプレクサのプログラム可能イ
ンターフエース６０１のPDFS回線を介し２位置
データ・セレクタ・スイツチ３０１−１を経て受
取るPI指令の複数のワードを記憶する為、１対の
レジスタ３０１−２と３０１−５を含む。スイツ
チ３０１−１は、交番経路（即ちDFS回線）か
らのPI指令信号をレジスタ３０１−２と３０１−
５にロードする。然しながら、好ましい実施例に
おいては、PDFS位置のみが使用される。又、レ
ジスタ３０１−４０は、マルチプレクサ・データ
入力インターフエース６００のDFS回線に与え
られたメモリ・データをドライバ回路３０１−３
を介して受取る事も判る。 両方のレジスタ３０１−２と３０１−５からの
指令信号は、２位置データ・セレクタ・スイツチ
３０１−６を介しブロツク３０１−８のドライバ
回路を介して４つのチヤンネル・アダプタ・セク
シヨンへ選択的に与えられる。又、これら指令信
号は、２位置データ・セレクタ・スイツチ３０１
−４２を介して８位置データ・セレクタ・スイツ
チ３０１−２０の１つの位置へ選択的に与える事
が出来る。更に同じスイツチ３０１−４２は、レ
ジスタ３０１−４０からのデータ信号をブロツク
３０１−４３のドライバ回路を介して４つのチヤ
ンネル・アダプタ・セクシヨンの各々へ与える。 １対のパリテイ検査回路３０１−４５と３０１
−４９は、レジスタ３０１−２、３０１−５及び
３０１−４０の内容を検査し、ブロツク３０１−
４の回路に対してその結果を示す信号を与え、こ
の回路はＣスイツチ３０１−５０に与えられた状
態信号を与える。これ等回路３０１−５０は従来
設計の論理回路から成り、レジスタ３０１−２か
らの信号をチヤンネル・アダプタ・セクシヨンか
らの信号と合成してプロセサ２００から受取る指
令を実行するのに必要な制御信号を生成する。 更に、レジスタ３０１−５からの信号も、ブロ
ツク３０１−８，３０１−１５及び３０１−１６
のドライバ回路を介して、ブロツク３０１−１
０，３０１−１２及び３０１−１４の複数個のレ
ジスタの選択された１つにロード出来る（第４ａ
図（その１）及び（その２））。ブロツク３０１−
１０は、従来設計の４つの８ビツト・レジスタか
ら成り、前記のテキサス・インストルメント社の
出版物に開示されたレジスタ形態をとる事が出来
る（例えば、TI７４８１）。これ等のレジスタの
各々からの出力信号は、４位置セレクタ・スイツ
チ３０１−３０と８位置セレクタ・スイツチ３０
１−３２からの対応する信号と共に、セレクタ・
スイツチ３０１−２０の割込み位置へ入力として
選択的に与えられる。チヤンネル・アダプタ・セ
クシヨンのICB・レジスタ、レベル・レジスタ及
びマスク・レジスタの内容は、PI指令に応答して
試験及び検証の動作の実施の間、読出すことが出
来る。 更に、ブロツク３０１−１０の割込み制御ブロ
ツク・レジスタは、割込みレベル優先順位回路３
０１−２４により生成される信号に応答して14ビ
ツトの割込みデータ（IDA）レジスタ３０１−２
２へ選択的に接続される。ブロツク３０１−１２
の24ビツト・レベル・レジスタの各々ビツト位置
群は、８位置マルチプレクサ選択スイツチ３０１
−２５乃至３０１−２８の異なるものの対応する
位置へ与えられる。又、ブロツク３０１−１２の
レベル・レジスタの各々が、４位置セレクタ・ス
イツチ３０１−３０と８位置セレクタ・スイツチ
３０１−３２の異なる位置へ接続している事も判
る。又、ブロツク３０１−１４の８ビツト・マス
ク・レジスタの各々が、４つの８位置セレクタ・
スイツチ３０１−３２の異なる位置と、及びブロ
ツク３０１−３４の「割込付勢優先順位及びタイ
プ論理回路」に接続する事も判ろう。 第４図（その２）から判る様に、ブロツク３０
１−３４の回路は、チヤンネル・アダプタに取付
けられたコントローラ・アダプタにより生成され
る割込み信号群に加えて、チヤンネル・アダプタ
からの割込み要求信号群を受取る。詳細には、各
CAチヤンネルは４つの異なるタイプの割込み要
求を生成出来る。これ等は、共通の状態レジスタ
（図示せず。ブロツク３０１−４の一部と考える
ことができる。）内のパリテイ誤り標識ビツトの
セツトにより生ぜしめられた故障割込みと、デー
タ制御ワード（DCW）割込みと、プログラム可
能割込みと、及び違法指令の検出により生じる例
外割込みと、等を含む。この故障割込みは各チヤ
ンネルに共通にでき、それによつて４チヤンネル
全てに対して同一のブロツク３０１−３４に対す
る１つの入力を有する。 各コントローラ・アダプタはまたこのアダプタ
に接続されたデバイスの各タイプに依存した４つ
の異なつたタイプの割込み要求を発生する。デイ
スク・デバイスの場合、これらタイプの割込み要
求は、パリテイ誤りの検出により生ぜしめられる
故障割込み、回転位置検出完了割込み、データ転
送終了割込み、及びシーク動作の如きオフライン
動作の完了により生ぜしめられるオフライン割込
みを含む。４つのタイプのチヤンネル割込み要求
及び４つのタイプのCA割込み要求は、一緒にな
つて事象EV０乃至EV７として示されるCAチヤ
ンネル当り１群の８つのタイプを提供する。各タ
イプの割込み要求は３ビツトのタイプ番号が割当
てられ、その結果上記４つのチヤンネル・タイプ
の割込み要求はEV０〜EV３に対応して０〜３の
番号が付され、他方４つのコントローラ・アダプ
タ・タイプの割込み要求はEV４〜EV７に対応し
て４〜７の番号が付される。最低コードを有する
事象は最高優先順位を有する（例えば、０００＝
最高優先順位＝EV０＝故障割込み、及び１１１
＝最低優先順位タイプ＝EV７＝オフライン割込
み）。異なつたタイプの割込み要求に関する優先
順位は固定されており、タイプ番号により決定さ
れる。これらチヤンネルの夫々は、７つの割込み
要求の入力をブロツク３０１−４により与えられ
る共通故障入力と共にブロツク３０１−３４へ与
える。 ブロツク３０１−３４内の回路は、ブロツク３
０１−１４のマスク・レジスタの各々からの信号
を各チヤンネル及びアダプタからの割込み要求信
号と論理的に結合し、そして各チヤンネルに対す
る最高優先順位を有する割込みタイプを選択す
る。各チヤンネル用の３ビツト・タイプ・コード
は、マルチプレクサ・セレクタ回路３０１−２５
乃至３０１−２８の対応する１つへ与えられる。
ブロツク３０１−３４により生成される複数組の
タイプ・コードも又、４位置レベル／タイプ・セ
レクタ・スイツチ３０１−３５の位置の対応する
ものへ入力として与えられる。 マルチプレクサ回路３０１−２５乃至３０１−
２８の各々は、ブロツク３０１−３４の回路によ
り付勢される時に、適当な３ビツト・レベル・コ
ードを入力として割込みレベル優先順位回路３０
１−２４へ提供する。回路３０１−２４は、１対
の回線に信号を発生し、これらはブロツク３０１
−１０のICBレジスタ、スイツチ３０１−３５及
び４位置割込みポート識別子IMIDスイツチ３０
１−３６へ制御入力として接続する。回路３０１
−２４により生成される信号は最高優先順位を有
するチヤンネル又はポートを表示する。２つ以上
のチヤンネルが同じ優先順位レベルを有する場合
は、回路３０１−２４の回路が最低チヤンネル番
号を与えられたチヤンネルを選択する（即ち、
CA０＝００XX＝最高優先順位、CA３＝１１XX
＝最高優先順位）。コントローラ・アダプタがサ
ブチヤンネル又はサブポートを用いる場合は、
CAIからの１対の回線がスイツチ３０１−３６の
下位の２ビツト位置へ信号を与える。このスイツ
チの上位２ビツト位置は恒久的に対応するチヤン
ネル・アダプタ番号（例えば、００＝CA０、
等）を有する。スイツチ３０１−３６の出力は第
４図（その２）に示される如きIMIDレジスタ３
０１−２３へ与えられる。 ブロツク３０１−１０の選択されたICBレジス
タからの出力信号と、選択されたマルチプレクサ
回路からのレベル信号と、及びブロツク３０１−
３４からのタイプ信号とは、IDAレジスタ３０１
−２２で合成される。又、これ等信号は、ブロツ
ク３０１−３７のパリテイ発生回路へ与えられ、
この回路はレジスタ３０１−２２に記憶される信
号に対する１対の奇数パリテイ・ビツトを生成す
る。レジスタ３０１−２２の一部と考えられる別
のフリツプフロツプ３０１−２１は、ブロツク３
０１−３４の回路から１つの信号を受取つて割込
み要求の存在を表示する。 第４図（その１）から判る様に、ビツト・レジ
スタ３０１−４０に記憶されたデータ信号は、２
位置データ・セレクタ・スイツチ３０１−４２の
Ｈレジスタ位置を介して２位置チヤンネル書込み
（CW）スイツチ３０１−４４へ与えられる。ス
イツチ３０１−４４の最初の位置は、選択された
時、ブロツク３０１−４８の優先順位選択及び制
御回路により生成される信号に応答して選択され
た４群のチヤンネル・アダプタ・ポート・レジス
タ３０１−４６の１つをロードする。レジスタ３
０１−２と３０１−６８及び図示されたチヤンネ
ル・アダプタからの入力信号を受取るブロツク３
０１−４８の回路は、出力信号を回線及び出力レ
ジスタ３０１−６５へ与える。各群のレジスタ３
０１−４６は、関連するポートに対するリスト・
ポインタ・ワード（LPW）を記憶する為の40ビ
ツトのレジスタと、読出し又は記憶すべきデータ
のアドレスを記憶する為の40ビツトのDAレジス
タと、及び現行データ転送動作に関するタリー
（符号物）及び制御情報の記憶の為の40ビツトの
レジスタDTとを含む。４つのチヤンネル・アダ
プタ・セクシヨンのそれら同一のレジスタは、４
位置データ・セレクタ・スイツチ３０１−５０の
異なる位置に接続しこれら位置はブロツク３０１
−４８の回路から制御信号を受取る。スイツチ３
０１−５０からの出力信号は、内容を誤りについ
て検査する作用のあるパリテイ検査回路３０１−
５６に加えて、１対の加算回路３０１−５２と３
０１−５４へ与えられる。加算回路３０１−５２
は、スイツチ３０１−５０を選択されたレジスタ
の内容を更新する様作用するが、加算回路３０１
−５４はパリテイ発生回路３０１−５８へ出力信
号を与える。回路３０１−５２と３０１−５８か
らの信号は、スイツチ３０１−４４の更新回路位
置を介して選択されたレジスタへ戻される。 第４図（その１）からも判る様に、スイツチ３
０１−５０の出力信号は、操向スイツチ３０１−
５９を介して８ビツト操向レジスタ３０１−６０
とそしてDTスイツチ３０１−２０とへ選択的に
与えられる。データ・セレクタ・スイツチ３０１
−５９及び３０１−６１の各々はDTスイツチ３
０１−２０からの出力信号を受け、このスイツチ
３０１−２０は前述の各ソースに加えてチヤンネ
ル・アダプタ・セクシヨンCA０〜CA３の各々の
DF回線からのデータ信号を受取る様に接続され
ている。DTスイツチ３０１−２０及びZACスイ
ツチ３０１−６１からの出力信号は、パリテイ発
生及び検査回路３０１−６２とブロツク３０１−
６４のバンク・レジスタとへ与えられる。更に、
スイツチ３０１−６１は、マルチプレクサ３００
が本発明に関連しない特定のモードで作動されて
いる時、プロツク３０１−４に与えられるところ
のチヤンネル・アダプタ・サービス回線から得ら
れるゾーン及び指令情報を受取る様に接続されて
いる。夫々ZAC、PDTS、データ１、データ２と
呼ばれるブロツク３０１−６４の４つのレジスタ
は、メモリ指令信号、PIデータ信号及びチヤンネ
ル・アダプタ・データ信号を記憶する。これ等の
レジスタからの出力信号は、マルチプレクサのデ
ータ・インターフエース６００の回線DTSかあ
るいはマルチプレクサのインターフエース６０１
のPDTS回線のいずれかへ与えられる。ブロツク
３０１−６４のZACレジスタがロードされる
時、これはAOPRフリツプフロツプ３０１−６５
を２進数１にスイツチさせ、これによりSIU１０
０に対し、マルチプレクサ３００がメモリ
（ZAC）指令及びデータを転送出来る経路を要求
している事を通知する。スイツチ３０１−５９を
介して与えられる適当なメモリ操向情報はレジス
タ３０１−６０に記憶されることになり、パリテ
イ検査及び発生回路３０１−６６は操向情報に対
する奇数パリテイを生成する様作用する。 動作の説明 本発明のシステムの動作については、第１図乃
至第１１図に関しては以下に説明する。第９図に
示すように、局部メモリ・モジユール５００は多
数の種々のタイプのZAC指令を実行することが
できる。簡単に説明すれば、モジユール５００
は、以下の如く定義される５つの異なるタイプの
ZAC指令の処理が可能である。即ち、 １ 単読出し指令 アドレス指定されたメモリ・ロケーシヨンの
内容（１ワード）が読出されて要求側に送られ
る。メモリ内容は変更されない。ZACビツト
９はキヤシユがロードされるかバイパスされる
かを規定する。然し、もしこのブロツクが既に
キヤシユ内にロードされていれば、読出しサイ
クルがキヤシユ内で行われ情報がキヤシユから
取出される。 ２ 単読出し−クリア指令 アドレス指定されたメモリ・ロケーシヨンの
内容（１ワード）が読出されて要求側に送ら
れ、そしてそのメモリ・ロケーシヨン（１ワー
ド）は適正なパリテイ（即ちEDAC）ビツトで
零にクリアされる。このアドレス指定されたワ
ードを含むデータ・ブロツクはキヤシユにロー
ドされない。もしこのブロツクが既にキヤシユ
内にロードされていれば、そのアドレス指定さ
れたワードも又キヤシユ内で零にクリアされ
る。 ３ 倍読出し指令 アドレス指定された対のメモリ・ロケーシヨ
ン（２ワード）内容が読出されて要求側へワー
ド順に送られる。メモリ内容は変更されない。
ZACビツト９は、キヤシユがロードされるか
バイパスされるかを指定する。然し、もしこの
ブロツクが既にキヤシユ内にロードされていれ
ば、読出しサイクルがキヤシユ内で行われ、情
報がキヤシユから取出される。 ４ 単書込み指令 要求側により与えられるデータ・ワードの１
乃至４バイトはアドレス指定されたメモリ・ロ
ケーシヨンに記憶される。記憶されるべきバイ
トはゾーン・ビツトで指定される。ゾーン・ビ
ツト５，６，７及び８はそれぞれバイト０，
１，２及び３を制御する。記憶されないバイト
位置のメモリ内容は変更されない。 ５ 倍書込み指令 要求側により与えられる２つのデータ・ワー
ドは、アドレス指定された対のメモリ・ロケー
シヨンに記憶される。 種々のZAC指令に対する特定のコードは下記
の如くである。他の可能な11のコードは違法とし
て規定され、本文に述べるように誤り信号を生じ
る。

【表】 例として、対POのプロセサ２００の一方が局
部メモリ・モジユール５００の参照を指定する一
連のプログラム命令の実行を開始するよう動作す
るものと仮定する。この場合、最初の命令及びこ
れに続く命令は、インデツクス値を記憶する汎用
レジスタを指定する少くとも１つのフイールドと
及びアドレス・シラブルを含む別のフイールドと
を含むようなフオーマツトにされている。その汎
用レジスタのインデツクス値内容は、バイパス・
ビツト９の状態を規定し、これは２進数零にセツ
トされているものと仮定されている。プロセサ２
００はこの情報を合成して絶対アドレスを発生す
る。 絶対アドレスが一たん計算されると、プロセサ
２００は、所要のメモリ指令ワードと、局部メモ
リ・モジユール５００へ指令を向けるための適当
なSIU操向情報を生じる。この操向及び指令は、
第９図に示すフオーマツトを有する。 前述の事について更に考察すれば、各命令の
OPコードは、ZAC指令の生成により実施される
メモリ参照動作を指定するようコード化される。
第１の命令のOPコードは、命令レジスタ・スイ
ツチ２０２−４によりメモリ２０１−２に与えら
れ、このメモリにロケーシヨンの１つを参照させ
る。このロケーシヨンの内容は、レジスタ２０１
−４に読出され、命令処理に必要なマイクロ命令
シーケンスの制御記憶２０１−１０内の記憶アド
レスを指定する１対のアドレスを含んでいる。 現行命令の実行中に開始する命令処理の最初の
相の間、次命令のインダデツクス・ビツトが使用
されて、スイツチ２０３−１４の位置３（即ち、
Lev.XR₁）を介してスクラツチパツド・メモリ２
０３−１０の汎用レジスタ・ロケーシヨンの指定
された１つをアドレス指定する。このロケーシヨ
ンの内容はバツフア２０３−１６に読出される。 インデツクス・レジスタの内容は、スイツチ２
０３−２０の位置０を介して加算器回路２０４−
２のＡオペランド入力に与えられ、命令の変位フ
イールドはスイツチ２０４−１の位置０を介して
加算器回路２０４−２のＢオペランド入力に与え
られる。この２つは一緒に加算され、その結果は
スイツチ２０４−８を介して作業レジスタＲ２に
転送される。指定された第２レベルのインデツク
スがある時、同様な動作が実行され、第２の汎用
レジスタ・ロケーシヨンに記憶された値をレジス
タＲ２に先に記憶された結果に加算する。ビツト
９に対する適当な値が、第１汎用レジスタにおけ
るよりも第２汎用レジスタにおいて記憶されてい
る可能性がある事が容易に判るであろう。 命令の実行相の間に、プロセサ２００は、局部
メモリ５００に対して読出し動作を指定する
ZAC指令を発生し、そしてメモリ２０４−４又
はＲ２レジスタのいずれかから得た適当なメモ
リ・アドレスを与える。絶対アドレスを仮定すれ
ば、レジスタＲ２からのアドレスはWRPバスに
与えられ、アドレス・スイツチ２０４−６のＲ／
Ｗ位置及びクロスバ・スイツチ２０４−８を介し
てデータ出力レジスタ２０４−１４へロードされ
る。 操向スイツチ２０４−１０は、メモリ動作サイ
クルに対してSIU操向を与える。これら信号は第
９図のフオーマツトを有し、Ｒ／Ｗ指令を局部メ
モリ・モジユール５００へ又はモジユール５００
が接続するポートLMOへ転送するためにSIU１
００により使用される情報を与える。これ等は、
レジスタ２０１−１５から及びアドレス・スイツ
チ２０４−６から操向スイツチ２０４−１０の
Ｒ／Ｗ位置を介して操向レジスタ２０４−１６の
ビツト位置０〜８へマイクロプログラム制御下で
ロードされる。 マイクロ命令フイールドのコード化、及び操向
情報の生成に関するこれ以上の詳細については、
「先導制御システム」及び「メモリ・アクセス・
システム」なる名称の係属中の米国特許出願を参
考されたい。 両レジスタ２０４−４と２０４−１６のロード
に続いて、プロセサ２００はAOPR回線を２進数
１に強制し、この状態がＲ／Ｗ指令を局部メモ
リ・モジユール５００に転送するための信号シー
ケンスを開始する。又、プロセサ２００は命令カ
ウンタ（IC）を増分し、その結果を作業レジス
タＲ３に記憶する。次にプロセサ２００は、
ARA回線を介してSIU１００から要求の受入れを
表示する信号を受取る迄、次のマイクロ命令の実
行を遅延させる。 SIU１００は、Ｒ／Ｗ指令を１対のSIUサイク
ル、即ちアドレス／指令サイクルとこれに続くデ
ータ・サイクルとを要求するものとみなす。局部
メモリ・モジユール５００がその指令を受け入れ
る用意があるものと仮定すれば、ZIR回線は２進
数１である（第１１図において、波形は負論理信
号の形態で示される）。第３ｂ図のSIU優先順位
回路網１０２−４は、動作サイクルの間SIUセレ
クタ・スイツチを介して指令ワードを局部メモ
リ・インターフエース６０２のDTM回線へ与え
るよう作用する。プロセサ２００は、SIU１００
がARA回線を２進数１に強制する迄、データ出
力レジスタ２０４−１４に情報を保持して待機す
る。同時に、SIU１００はAZC回線を２進数１に
切換えて、Ｒ／Ｗ指令を受け入れるようモジユー
ル５００に対して通知する（第１１図参照）。 ARA回線における状態の変化の検出時に、プ
ロセサ２００はマイクロ命令の制御下で命令の処
理を完了する。即ち、プロセサ２００は、要求さ
れたデータ・ワードが前述の如くSIU１００から
受取られる迄待機する。 ここで、メモリ指令が単読出し動作を指定する
ようコード化され、バイパス・ビツト９がキヤシ
ユ５００−２０がバイパスされずにロードされる
（即ち、ビツト９＝０）事を指定するようコード
化されているものと仮定する。前述の如く、ビツ
ト９の状態は、単読出し指令及び倍読出し指令の
場合にキヤシユ５００−２０のロードを制御す
る。 第１１図及び第７図においては、ZAC指令ワ
ードの指令及びアドレス・データが、時点１１
（即ち、システム・クロツク・パルス１Ｔが２進
数１から２進数零に切換る時の後縁部）における
AZC回線からの信号AZC１００に応答してZAC
レジスタ５００−１２０にロードされる事が判
る。ZACレジスタ５００−１２０に記憶される
DTM回線１７〜３３からのアドレス信号は、第
７図に示す如く、登録簿記憶ユニツト５００−２
２と登録簿比較論理回路５００−２４に対して入
力として与えられる。 詳細には、DTM回線２６〜３２に与えられる
アドレス信号は登録簿記憶ユニツト５００−２２
をアドレス指定するためのブロツク・アドレスと
して使用され、一方回線DTM１７〜２５に与え
られるアドレス信号は、登録簿書込み動作の場合
に登録簿記憶ユニツト５００−２２に書込まれる
信号に対応する。登録簿比較回路５００−２４に
与えられるこの同じアドレス信号は、データ・ブ
ロツクが既にキヤシユ５００−２０内に存在する
かどうかを確立するために使用される。 又、回線DTM１７〜３３に与えられるアドレ
ス信号は又、データがキヤシユ５００−２０内に
存在する事が見出されない時、補助記憶装置５０
０−４０からデータのブロツクを読出すため補助
記憶装置５００−４０に与えられる事も判るであ
ろう。 第１１図から判るように、登録簿記憶ユニツト
５００−２２の探索が即座に開始されて、要求さ
れた情報が既にキヤシユ５００−２０内に記憶さ
れているかどうかを決定する。この探索動作は、
クロツク・パルス１Ｔと２Ｔの間のインターバル
において行われる。この例では、プロセサ２００
により要求されている情報はどれもキヤシユ５０
０−２０内に存在しないものと仮定する。 第８図においては、プロツク５００−６の諸回
路がZAC指令のビツト１〜４及び９をデコード
する事が判る。ビツト１〜４と９が全て２進数零
であるため、信号RCL０００とWR０００は相方
共に２進数１である。従つて、ゲート５００−６
１は信号RR１００を２進数１に強制して読出し
指令の存在を表示する。この信号は、ゲート５０
０−６２と５００−４６０へ入力として与えられ
る。 バイパス・ビツト９の状態の補数を表示するゲ
ート５００−６２に与えられるNOLOAD０００
信号が２進数１である事が判る。信号LME／DE
０００は通常、局部メモリ誤り又は登録簿誤りが
ない時２進数１である。要求されている情報がキ
ヤシユ５００−２０にないものと仮定しているた
め、信号HIT０００とHITREG１００はそれぞれ
２進数１と２進数零に対応する（即ち、ヒツト検
出なし）。補助記憶装置のタイミング信号BST８
０００は、タイミング・パルスＴ８の間２進数零
であり、これはゲート５００−６８に信号
RDLDT１００を２進数１に強制させる。従つ
て、ゲート５００−６２は信号RDLOAD１００
を２進数１に強制する。 信号RR１００とHIT０００はゲート５００−
４６０を条件付けして、読出し又は失敗信号
RD／MISS０００を２進数零に強制する。これ
は、ゲート５００−４６２に補助記憶装置指令信
号BSCMD１００を２進数１に強制させる。読出
し指令が有効である（即ち、適正なコード及びフ
オーマツト）と仮定すると、信号TCERROR０
００は２進数１である。従つて、補助記憶装置の
タイミング信号SLO４Ｔ／NSLO２Ｔ１００の発
生時に、ゲート５００−４６４は補助記憶装置要
求信号BSREQ１００を、タイミング・パルス１
Ｔと２Ｔ（第１１図参照）間のインターバルの間
２進数１に強制するよう作用する。これは補助記
憶装置５００−４０に対してメモリ動作サイクル
を開始するよう通知する。 このような要求に応答して、補助記憶装置５０
０−４０は160ビツトのデータを出力レジスタ５
００−４２へ読出すように作用する。このデータ
は、第１１図に示したタイミング・パルスＴ７の
発生に先立つて回路５００−４４の出力側に適正
な形態で現われる。クロツク回路５００−４８か
らの補助タイミング信号BS８Ｔ１０１の発生時
に、信号RDLOAD１００はゲート５００−２６
０に書込み登録簿信号WRDIR０００を２進数零
に強制させる。これは、更に、登録簿クリア信号
DRCLR０００が２進数１である時、付勢登録簿
書込み信号ENABDIRWR１００を２進数１に強
制させる。この信号は、登録簿記憶ユニツト５０
０−２２がクリアされている時を除いて２進数１
である（クリア動作に関しては米国特許第
3845474号参照）。 第１１図から判るように、登録簿クロツク信号
CLKDIR１００の発生時に、ゲート５００−２６
４は書込み登録簿信号WRDIR１００を２進数１
に強制する。 信号WRDIR１００は、登録簿書込みゲート回
路５００−２６６を付勢して適当なタイミング信
号を各登録簿レベルの諸回路に対して与えさせ
る。これは、登録簿記憶ユニツト５００−２２の
回線DTM１７〜２５に与えられたアドレス信号
を、回線DTM２６〜３１を介して与えられたア
ドレス信号により指定されるロケーシヨンに書込
ませる。 第１１図から、同じ時間インターバルの間に補
助記憶装置５００−４０から読出された最初の80
ビツトがキヤシユ５００−２０に書込まれる事が
判るであろう。詳しくは、キヤシユ書込み付勢回
路５００−２１４は、第１１図から判るように、
タイミング・パルス８Ｔと１０Ｔの間書込みキヤ
シユ信号WRCACHE１００により条件付けられ
る。即ち、信号MISS１００は、「ヒツト」の存在
しない場合には２進数１である。補助記憶装置回
路５００−４６からのタイミング信号BST１０
１０１はタイミング・パルス１０Ｔの間は２進数
１である。従つて、ゲート５００−６８は、補助
記憶装置信号BST８０００が２進数零の時のタ
イミング・パルス８Ｔの間でかつ信号LDSCND
８００００が２進数零の時のタイミング・パルス
１０Ｔの間、信号RDLDT１００を２進数１に強
制する。 ゲート５００−６２は信号RDLOAD１００を
２進数１に強制し、これが更にゲート５００−７
４に信号RDLOAD０００を２進数零に強制させ
る。従つて、ゲート５００−２１０は、時間イン
ターバル８Ｔと１０Ｔの間書込みキヤシユ信号
WRCACHE１００を２進数１に強制する。この
ように、第１１図から判るように、キヤシユ・タ
イミング信号CLK１４１の発生時に、書込みキ
ヤシユ信号WRCACHE１００を２進数１に強制
するように作用する。これが読出し指令であるか
ら、信号WRLOAD０００が無視できる（即ち、
２進数１）事が判るであろう。 書込み登録簿信号WRDIR１００と同様に、書
込みキヤシユ信号WRCACHE１００はキヤシユ
書込み付勢回路５００−２１４を条件付けて、
種々のキヤシユ・セクシヨンに与えられるタイミ
ング信号を発生する。 タイミング・パルス８Ｔの間、信号RD００〜
RD７１及びPDP０〜Ｐ７に対応する最初の80ビ
ツトは、入力スイツチ５００−８を介して与えら
れそして回線DTM２６〜３１に与えられるアド
レス信号により指定される列に書込まれる。この
時、アドレス・ビツト３２は２進数零である。タ
イミング・パルス１０Ｔの前にアドレス・ビツト
３２は補数化され、そしてタイミング・パルス１
０Ｔの間にレジスタ５００−４２に含まれる上位
の80ビツトはスイツチ５００−８を介して与えら
れてキヤシユ５００−２０に書込まれる。アドレ
ス・ビツト３２の状態は、回路５００−２１６乃
至５００−２２２により操作されて、１データ・
ブロツクに対応する全160ビツトをキヤシユ５０
０−２０に書込ませるようにする。 これは、補助記憶装置制御回路５００−４６か
らの下位の80ビツト信号LWR８０１００の補数
化により行われる。更に、信号LWR８０１００
が２進数１（下位80ビツトを書込み）である時、
ゲート５００−２１８は信号RDLDIV８００００
を２進数１に強制する。ゲート５００−２２２
は、アドレス信号CAADDR３２１００をして
ZACレジスタ５００−１２０に記憶されたアド
レス信号の状態をとらせる。即ち、アドレス・ビ
ツト３２が２進数１の時、信号CAADDR３２１
００は２進数１である。然し、信号LWR８０１
００が２進数零（上位80ビツトを書込み）に強制
される時、信号RDLDIV８００００は２進数零に
強制される。この時、アドレス信号CAADDR３
２１００は２進数零に強制される。 データは出力スイツチ５００−１０に対して入
力として与えられる。出力スイツチ５００−１０
は、信号HITREG０００とBSRD１００に応答し
てゲート５００−４６８により２進数１に強制さ
れる付勢信号ENABBSDATA１００により付勢
される。更に、回路５００−６は、160ビツトの
どのワードがプロセサ２００に対して転送される
か決定するため、スイツチ５００−１０に対して
適当な選択信号を与える。これら選択信号は、
ZACレジスタ５００−１２０に記憶されたアド
レス信号３２と３３を検出する事により得られ
る。データは、第１１図に示されるようにタイミ
ング・パルス１０Ｔの間DFM回線に与えられ
る。 局部メモリ・モジユール５００は回線RDTRを
２進数１に強制するよう作用して、ZAC指令に
より前に要求されたデータが利用可能な事をSIU
１００に対して通知し、そして２進数１に強制さ
れたARDAにより通知されるデータ経路の確立に
続いてプロセサ２００がそのデータを受け入れた
時、SIU１００はRDAA回線を２進数１に強制す
る。この状態は、局部メモリ・モジユールに対
し、データが受入れられた事及びこのデータを局
部メモリ・モジユールがDFM回線から除去でき
る事を通知する。 第１１図から判るように、要求された補助記憶
装置のデータがプロセサ２００に送られている
時、要求されたデータとして識別されるデータ・
ブロツクも又、バイパス・ビツト９が２進数零に
セツトされた結果キヤシユ５００−２０に書込ま
れつつある。 第１１図から判るように、全160ビツトは、次
のメモリ動作サイクルの開始に先立つてキヤシユ
５００−２０に書込まれる。 プロセサ２００により要求された情報がキヤシ
ユ５００−２０に存在するという登録簿比較（即
ちビツト）の場合に、信号HIT０００は２進数零
となるであろう事が判るであろう。この信号は、
回路５００−４６が補助記憶装置要求信号
BSREQ１００を２進数１に切換える事を禁止す
るよう作用する。同時に、信号HITREG１００
は、２進数１であり、信号MISS１００を２進数
零に強制する。 従つて、信号RDLOAD１００は２進数零の状
態のままである。これは、タイミング・パルス８
Ｔの間、登録簿書込み付勢信号ENABDIRWR１
００及び書込みキヤシユ信号WRCACHE１００
が２進数１に強制されるのを阻止する。適当なキ
ヤシユの８者択１セレクタ回路が回路５００−６
により条件付けられる時、キヤシユ５００−２０
から読出されるデータ・ワードはスイツチ５００
−１０及びDFM回線を介してSIU１００に与え
られる。前述の方法により、データ・ワードはプ
ロセサ２００に送られる。 前述の例においては、読出しメモリ指令は２進
数零にセツトされたバイパス・ビツト９を有して
いた。ある場合には、プロセサ２００は、これが
要求する情報がキヤシユ５００−２０に書込まれ
ない事を希望する事が判るであろう。この例とし
ては、データ制御ワードをアクセスするため、プ
ロセサ２００が補助記憶装置５００−４０に記憶
されたリスト・ポインタ・ワード（LPW）から
の読出しのためのメモリ指令を発信する場合であ
る。 上記の事を考察する前にまず第６図を参照され
たい。同図は、LPW及びDCWを含むテーブル及
びリストを図式的に示している。簡単に言えば、
この情報は周辺装置指令の実行に必要とされるも
のである。命令DCWと呼ばれるこれら周辺装置
指令はIDCWテーブルに記憶される。このテーブ
ルは、別のテーブル（DCW）に関係付けられて
おり、この別のテーブルは、局部メモリ５００内
の情報区域に対するポインタであるDCWのリス
トを記憶している。各IDCWは、動作タイプ
（例、読出し、書込み、シーク等）を指定する６
ビツトのデバイス命令コードと、特定のデバイス
を指定する６ビツトのデバイス・コードを含んで
いる。各DCWは２つのワードを有しており、そ
の第１は制御情報を含み、その第２のものはワー
ド・アドレスを含む。第１０ａ図はこの２ワード
のフオーマツトを示している。LPWのフオーマ
ツトも第１０ａ図に示されている。 同図から判るように、各LPWと各DCWのワー
ド・アドレスはビツト（即ち、ビツト９及びビツ
ト４５）を含んでおり、これらはメモリ指令の生
成の間キヤシユ・ビツト９の状態をセツトするた
め、説明するようにプロセサ２００又はマルチプ
レクサ３００により使用できる。 例えば、プロセサ対２００−０が次に特定の
DCWリスト内のエントリをアクセスするための
メモリ命令を実行するものと仮定する。第６図か
ら判るように、プロセサ対２００−０は最初
IDCWテーブルの１つからLPWアドレスを取出さ
ねばならない。実行されるべきメモリ参照命令は
２つのインデツクス値を含む。最初のインデツク
ス値は、特定のIDCWテーブルのベース・アドレ
スを記憶した汎用レジスタを指定するようコード
化されている。第２のインデツクス値は、IDCW
テーブル内の特定のLPWを参照するためのエン
トリ番号を記憶した汎用レジスタを指定するよう
コード化されている。 それらインデツクス値の１つは２進数１にセツ
トされたビツト９を有する事が判るであろう。プ
ロセサ対２００−０は、補助記憶装置５００−４
０から取出されるLPWがキヤシユ５００−２０
に書込まれる事を欲しないため、ビツト９の状態
を変化させない。前述の方法により、マイクロプ
ログラム制御下のプロセサ２００は、ビツト９が
２進数１である別のZAC単読出しメモリ指令を
生成するよう作用する。再び、ZAC指令及び適
当な操向情報は、それぞれデータ出力レジスタ２
０４−１４及び操向レジスタ２０４−１６にロー
ドされる。 SIU１００は、このZAC指令を局部メモリ・モ
ジユール５００に転送するよう作用する。第７図
及び第３図においては、ZAC指令とアドレスと
がZACレジスタ５００−１２０に記憶され、そ
の後デコードされる事が判る。このメモリ指令が
単読出し指令であるため、回線DTM０１乃至
DTM０４に与えられる信号は２進数零である。
従つて、信号RR１００は再び２進数１に強制さ
れる。然し、回線DTM０９に与えられたキヤシ
ユ・バイパス・ビツトが２進数１であるため、信
号NOLOAD０００は２進数零に強制される。 第８図から判るように、信号NOLOAD０００
のこの２進数零の状態は、ゲート５００−６２が
信号RDLOAD１００を２進数１に強制する事を
禁止する。従つて、タイミング・パルス８Ｔの発
生の間、書込み登録簿信号WRDIR０００は２進
数１の状態を維持する。これは、ゲート５００−
２６２をして付勢登録簿書込み信号
ENABDIRWR１００を２進数零の状態に維持さ
せる。従つて、タイミング信号WRDIR１００は
回路５００−２６２に与えられない。従つて、登
録簿書込み付勢回路５００−２６６は付勢され
ず、このため登録簿書込み動作が生ずるのを阻止
する。 同様に、キヤシユ書込み付勢回路５００−２１
４は、２進数零にセツトされる信号RDLOAD１
００により消勢される。即ち、信号RDLOADT
０００は、信号RDLOAD１００が２進数零であ
る時２進数１である。これは、更に、ゲート５０
０−２１０に書込みキヤシユ信号WRCACHE１
００を２進数零に維持させ、これによりタイミン
グ信号WRCACHE１００の回路５００−２１４
に対する印加を阻止する。従つて、キヤシユ書込
み回路５００−２１４は付勢されず、それにより
キヤシユ書込み動作を阻止する。 登録簿記憶ユニツト５００−２６は、キヤシ
ユ・バイパス・ビツト９が２進数１である事実に
も拘わらず、依然として探索される事が判るであ
ろう。もち論、もし「ビツト」が検出されると、
指定されたデータ・ワードはキヤシユ５００−２
０から取出されてプロセサ２００に転送される。
「失敗（miss）」の場合には、第８図から判るよ
うに、ゲート５００−４６４が補助記憶装置要求
信号BSREQ１００を２進数１に強制するよう作
用する。その後、前述の方法により、補助記憶装
置５００−４０から読出されたところの要求され
たデータ・ワードがプロセサ２００に転送され
る。然し、信号WRDIR１００及びWRCACHE１
００は第１１図に点線で示されている如く生成さ
れていないため、情報は一切キヤシユ５００−２
０に書込まれない。 プロセサ２００がSIU１００からLPWアドレス
情報を得る時、ビツト９は通常２進数１にセツト
される。プロセサ２００はDCWがキヤシユ５０
０−２０にロードされる事を欲しないため、ビツ
ト９は変更せずそのままにする。このように、次
の命令の実行中、プロセサ２００は、LPWを含
みかつ再び２進数１にセツトされたバイパス・ビ
ツト９を有するZACメモリ指令を発生するよう
に作用する。前述の方法により、局部メモリ・モ
ジユール５００は、補助記憶装置５００−４０か
ら読出される情報をキヤシユ５００−２０に書込
まないようにされる。要求されているデータ・ワ
ードと同じブロツクに位置する別のデータ・ワー
ドへのアクセスをプロセサが希望するような場合
には、このプロセサは生成する各ZACメモリ・
指令内のキヤシユ・バイパス・ビツトを２進数零
にセツトさせるように作用する。 前述の事から判るように、本発明のこの構成
は、補助記憶装置５００−４０から取出されるど
の情報がキヤシユ５００−２０に書込まれるべき
かについてプロセサ対２００−０が指令に基づい
て制御をするのを可能にする。更に、又本発明の
この構成は、どの情報がキヤシユ５００−２０に
書込まれるべきかについてマルチプレクサ３００
が指令に基づいて制御するのを可能にする。即
ち、データ転送書込み動作の実行中、マルチプレ
クサ３００はZAC指令を発生するよう要求さ
れ、この指令をマルチプレクサは説明するように
SIU１００に対して与える。 例示のため、オペレーテイング・システムがマ
ルチプレクサ３００のチヤンネルの１つ（例、
CAO）に関係した短期読出し動作を実施する事
を希望し、その後同じ情報についてある種の動作
を行うものと仮定しよう。 チヤンネル動作を開始するため、プロセサ２０
０は命令を実行して、それによりチヤンネル（即
ち、CAO）のLPWレジスタのロードを指定する
PI指令を発生する。第４図においては、この指令
ワードはPCレジスタ３０１−２にロードされそ
してブロツク３０１−４の回路を条件付けて信号
を発生させ、これら信号は、PDレジスタ３０１
−５のデータ・ワード内容を、スイツチ３０１−
６と３０１−４２のPD位置及びCWスイツチ３０
１−４４のHSW位置を介して、PCレジスタ３０
１−２内に記憶された信号に応答して選択される
チヤンネルのLPWレジスタへ転送させる。 この時LPWレジスタはDCWのリストを指示す
るアドレスを含んでいる。上記チヤンネルの
LPWレジスタのロードに続いて、プロセサ２０
０は別の命令を実行してロード制御動作を指定す
るPI指令を生成し、このロード制御動作はPDレ
ジスタ３０１−５に記憶されたデータ・ワードが
無視される事を表示する。 PCレジスタ３０１−２に記憶されたこの指令
ワードはブロツク３０１−４の諸回路を条件付け
して信号を発生し、これによつて信号をPCレジ
スタ３０１−２からPDスイツチ３０１−６のPC
位置及びWDスイツチ３０２−４のDTA位置を介
して１グループのチヤンネル制御フリツプフロツ
プ（図示せず）に転送する。これ等のフリツプフ
ロツプ（AUTOフリツプフロツプ）の１つは、
セツトされるとチヤンネルに対してデータ転送を
開始するよう通知する。 このAUTOフリツプフロツプは、このチヤン
ネルの２本の要求回線の対の一方に対するサービ
ス要求信号と共に、優先順位選択及び制御回路３
０１−４８に対する４つの入力の１つとして第１
のリスト信号を与えさせる。回路３０１−４８
は、サービスを要求しているものの内の最優先順
位を有するチヤンネルを選択し、このチヤンネル
はこれに対する４つの入力によつてどのレジスタ
が選択されるべきかを決定させる。この優先順位
回路３０１−４８は、CAOサービス要求信号を
２ビツトのコード（CAO＝00）にコード化し、
このコードは回路３０１−４に与えられる。この
要求の許可を妨げるような進行中の他の一切の動
作がない（即ち、データはメモリ・モジユール５
００から転送されない）ものと仮定すれば、回路
３０１−４は回路３０１−４８に付勢信号を与え
る。回路３０１−４８は２進数１の信号をチヤン
ネルCAOのサービスANS回線に与えるよう作用
する。この信号は、チヤンネルCAOをデータ転
送できるように用意させる。 回路３０１−４８を介してチヤンネルCAOか
ら送られるリスト信号は、回路３０１−４にＣス
イツチ３０１−５０のLPW位置を選択させる。
上記２ビツトのチヤンネル・コードに対応する信
号とリスト信号は、レジスタ３０１−６５の最初
の３つのビツト位置にロードされる。レジスタ３
０１−６５の２つの上位ビツト位置はデータを要
求するチヤンネルを識別する。第４図から判るよ
うに、レジスタ３０１−６５の内容はMITS回線
に与えられる。３０１−４８からのチヤンネル選
択回線からの信号は、チヤンネルCAOに対する
LPWレジスタの選択を惹起する。 LPWレジスタ内のアドレスは、回路３０１−
４８により与えられる信号に応答して選択された
DTスイツチ３０１−２０のCSW位置を介して、
回路３０１−４からの信号に応答して選択された
バンク３０１−６４のZACレジスタにロードさ
れる。更に、回路３０１−４８は、ZACスイツ
チ３０１−６１のゾーン／指令スイツチ位置を介
して信号を与え、これら信号はZACレジスタの
最初のバイト位置にロードされる。この結果、第
９図に示すようなZAC指令ワードのフオーマツ
トが得られる。４つのチヤンネル入力の異なるも
のから与えられた信号（例えば、直接又は間接モ
ード、読出し又は書込み指令、単精度又は２倍精
度及びリスト）は、ZAC指令ワードの指令部分
の状態を規定する。マルチプレクサ３００は
ZAC指令のみを発生するため、ZACレジスタの
ビツト位置０は零にある。又、これはリスト・サ
ービスであるため、指令部分のビツトは２倍精度
読出し指令を規定するようコード化される。キヤ
シユ５００−２０に記憶されたLPWアドレスを
用いて局部メモリ・モジユール５００からDCW
情報を読出させる事は希望されていないため、
LPWアドレスのビツト９は通常２進数１にセツ
トされている。このように、ZACレジスタに記
憶されたZAC指令のキヤシユ・バイパス・ビツ
ト９は２進数１にセツトされている。 ZACレジスタのロードの間、LPWアドレス
は、１対の加算回路３０１−５２及び３０１−５
４に与えられ、ここでそのアドレスは２だけ（２
ワード即ち８バイト）増分され、新らしいパリテ
イが生成され、そしてこの結果がCWスイツチ３
０１−４４の更新位置を介してチヤンネルLPW
レジスタに戻される。更に、LPWレジスタ内に
含まれる操向情報は操向スイツチ３０１−５９の
CSW位置を介して操向レジスタ３０１−６０に
ロードされる。ZACレジスタのロードはAOPRフ
リツプフロツプ３０１−６９を２進数１に切換え
させた。 マルチプレクサ３００は、第３ｂ図のSIU回路
網１０２−２０がAOPR回線によつて通知された
要求を２進数１に強制される回線ARAにより受
入れる迄、待機する。SIU１００がマルチプレク
サ３００からのその要求を受入れた時、AZC回
線を２進数１に強制し、これがモジユール５００
にデータ読出し／書込み動作サイクルを開始する
よう命じる。第１１ａ図に示したように、AZC
回線のセツトと同時に、マルチプレクサ３００が
発する要求者識別信号と、ZAC指令信号と２倍
精度信号とは、回路網１０２−２０からの信号に
応答してインターフエース６０３のRITM回線
と、DTM回線と、SLTM回線とにそれぞれ与え
られる。 局部メモリ・モジユール５００はその要求者識
別信号を保持し、この信号は読出したデータと共
に操向情報としてSIU１００に戻す。局部メモ
リ・モジユール５００は、ZTR回線を２進数零
に切換える事により応答する。これは、SIU１０
０を付勢して要求者経路を消勢させる。局部メモ
リ・モジユール５００は、インターフエース６０
３のそれぞれRIFM回線及びDPFM回線上にマル
チプレクサ３００から生じる要求者識別及び２倍
精度信号をおく事に加えて、RDTR回線を２進数
１に強制する事により、SIU１００に対するデー
タの転送を開始する。 SIU１００は、第１１図に示すように、RDAA
回線を２進数１に強制する事によりRDTR回線の
切換えに応答する。これは、局部メモリ・モジユ
ール５００に対して、要求者モジユール３００に
対する経路が開路しそしてデータ転速を続ける事
を通知する。RDAA回線に対するその信号は又、
RDAA回線上のそれら信号の受取りに続くクロツ
ク・パルスの後縁時にインターフエース６０３上
に第２のデータ・ワードを前記モジユール５００
におかせる。この動作完了の時点でモジユール５
００が別の指令を受取る用意ができると直ちに、
ZIR回線を２進数１に切換える。 RDAA回線の強制の時点で、SIU１００は、デ
ータ・ワードがそのDFS回線に与えられている
事を、要求側のマルチプレクサ・モジユール３０
０に対してARDA回線を２進数１に強制する事に
より通知する。SIU１００は又MIFSに対して要
求者識別信号を与え、その結果レジスタ３０１−
６８における信号の記憶を生じる。回路３０１−
４８に与えられたレジスタ３０１−６８の識別内
容はデコードされ、CA０選択回線を介してチヤ
ンネルCA０を付勢するのに加えて、適当なチヤ
ンネル・レジスタの選択を惹起する。最初のデー
タ・ワードは、ドライバ回路３０１−３を介して
Ｈレジスタ３０１−４０にロードされる。その内
容はこれからスイツチ３０１−４２のＨレジスタ
位置及びCWスイツチ３０１−４４のＨレジスタ
位置を介してチヤンネルCA０のDTレジスタにロ
ードされる。この最初のワードに続くクロツク・
パルス時に与えられる第２のデータ・ワードはレ
ジスタ３０１−４２にロードされ、その後チヤン
ネルCA０のDAレジスタ３０１−４０に転送され
る。 前述の如く、回路３０１−４８からの信号は、
選択されるチヤンネル・レジスタ（即ち、CA
０）の行を確立する。又、マルチプレクサ３００
がチヤンネルCA０のリスト要求に応答する時、
回路３０１−４８は信号を発生して、CA０チヤ
ンネル回路にリスト・フリツプフロツプ（図示せ
ず）を２進数零にリセツトさせる。この時に、回
路３０２−７は、更に別の制御フリツプフロツプ
と考えられる図示しないチヤンネル・ビジー・フ
リツプフロツプを２進数１の状態に強制する。こ
れは、更に、コントローラ・アダプタ３０３の
CAIのチヤンネル・ビジー回線に２進数１の信号
を与え、このアダプタに対しこのチヤンネルが転
送のための用意ができている事を通知する。 前述の如く、DT及びDAレジスタにロードされ
るDCWの２つのデータ・ワードのフオーマツト
は第１０ｂ図に示した通りである。プロセサ２０
０はマルチプレクサ３００により要求されたデー
タに対し、その転送に続いてアクセスするのを希
望しているため、オペレーテイング・システムは
DCWのDAワードのビツト４５を２進数零にセツ
トさせるよう作用する。これは、マルチプレクサ
３００にキヤシユ・バイパス・ビツト９が２進数
零にセツトされたZACメモリ指令を発生させ
る。 動作中、回路３０１−４は、バンク３０１−６
４のZACレジスタ及び操向レジスタ３０１−６
０の最後の３位置をロードするための信号ソース
として、Ｃスイツチ３０１−５０のDA位置を選
択させる。従つて、ZACレジスタのビツト位置
９は２進数零にセツトされる。このロード動作
は、ZACスイツチ３０１−６１のゾーン／CMD
位置と、DTスイツチ３０１−２０と操向スイツ
チ３０１−５９とを介して進行する。又、レジス
タ３０１−６５の最初の２つのビツト位置にはチ
ヤンネルCA０を要求者として識別する零がロー
ドされる。 この時、AOPR回線は２進数１に強制される。
同じインターパルにおいて、チヤンネル選択に続
く第２のクロツク・パルスの間、アドレス
（DA）は加算回路網３０１−５２により２だけ増
分され、そしてCWスイツチ３０１−４４の更新
位置を介してDAレジスタに戻される。次に、Ｃ
スイツチ３０１−５０のDTレジスタ位置が選択
され、データ・タリー内容は加算回路網３０１−
５２に与えられ、２だけ減分されてそしてスイツ
チ３０１−４４を介してDTレジスタに戻され
る。 上述の場合に類似する信号シーケンスが、第７
ｃ図のフオーマツトを有するZAC指令のSIU１０
０による転送のため開始される（即ち、AOPR回
線はZACレジスタがロードされる時２進数１に
強制される）。 ZAC指令に応答する局部メモリ・モジユール
５００は、補助記憶装置５００−４０から要求さ
れたデータ・ワードを読出し、これと同時に情報
ブロツクを前述によりキヤシユ５００−２０に記
憶するように作用する。このため、その情報はプ
ロセサ２００にとつて容易に利用可能となる。 前述の事から、補助記憶装置５００−４０から
読出されるどの情報がキヤシユに対する高速アク
セスを可能にするためキヤシユ５００−２０にロ
ードされるべきかについて、いかにして異なる指
令モジユールが指令に基いて制御することが可能
となるかが判る。キヤシユ５００−２０がロード
されるかどうかを規定する状態を有する別個の独
立したビツトを各指令に含ませる事により、指令
のデコード及びこのようなビツト変更を含む他の
動作の実行を容易にする。 本発明の望ましい実施例については多くの変更
が可能であり、例えば、指令がフオーマツト化さ
れコード化される方法、及びある種の制御及びタ
イミング信号が生成される方法についての多くの
変更が可能である事は明らかであろう。単純化す
るため、多くの場合に各種の信号が１つのソース
のみを示した。然し、同じ信号がタイミング上の
制約を少くするためのソースにより独立して生成
できる事は明らかであろう。 法規の示す処に従つて本発明の最も優れた形態
について本文に例示し記述したが、本文の頭書に
記載する特許請求の範囲に示す如く本発明の主旨
から逸脱する事なく本文に記述したシステムにつ
いての変更が可能であり、ある場合には本発明の
ある特徴のみが他の特徴に触れずに有利に使用す
る事も可能である。

【図面の簡単な説明】

第１図は本発明の原理を用いた入出力システム
のブロツク図。第２図は第１図の入出力処理ユニ
ツトを更に詳細に示す図。第３ａ図及び第３ｂ図
は第１図のシステム・インターフエース・ユニツ
トを詳細に示す図。第４図は第１図のマルチプレ
クサ・ユニツトを詳細に示す図。第５ａ図乃至第
５ｄ図は第１図の種々のインターフエースを示す
図。第６図は第１図の局部メモリ・モジユールの
ブロツク図。第７図は第６図の局部メモリ・モジ
ユールを詳細に示す図。第８図は第７図のある部
分を詳細に示す図。第９図は本発明によるZAC
メモリ指令のフオーマツトを示す図。第１０ａ図
及び第１０ｂ図は本発明によるリスト・ポイン
タ・ワード及びデータ制御ワードのフオーマツト
を示す図。第１１図は本発明の動作を説明するた
めのタイミング図である。 １００……システム・インターフエース・ユニ
ツト（SIU）、１０２……データ転送セクシヨ
ン、２００……入出力プロセサ対、２０１……制
御セクシヨン、２０２……命令バツフア・セクシ
ヨン、２０３……記憶セクシヨン、２０４……処
理セクシヨン、３００高速マルチプレクサ
（HSMX）、４００……低速マルチプレクサ
（LSMX）、６００〜６０３……インターフエー
ス、７００……ホスト・プロセサ、８００……主
メモリ・モジユール。

Claims (1)

1. 【特許請求の範囲】 １ データ・プロセサ２００−０が補助記憶装置
   ５００−４内の特定のロケーシヨンについてこの
   ロケーシヨンのアドレス（１０３、第９図）の表
   示を含むメモリ読出し指令（第９図）を発生する
   ことにより前記ロケーシヨンからデータを要求
   し、またキヤシユ・ユニツト５００−２が前記補
   助記憶装置内の複数のロケーシヨンに保持された
   データの写しを保持するためのデータ記憶装置５
   ００−２０と及び該データ記憶装置に保持された
   全てのデータについての前記補助記憶装置のロケ
   ーシヨンのアドレスの表示を保持する登録簿５０
   ０−２２とを含んでおり、また前記指令の発生時
   に前記キヤシユ・ユニツトは、前記指令の前記ア
   ドレス表示に対応したアドレス表示について前記
   登録簿のサーチ５００−２６，５００−２４，５
   ００−２８を行い、該サーチが成功する場合対応
   したデータを前記データ記憶装置から検索してこ
   れを前記データ・プロセサに送る５００−１０
   が、前記サーチが不成功の場合には前記指令の前
   記アドレス表示が前記補助記憶装置へ送られ前記
   補助記憶装置から対応したデータを検索してこれ
   を前記データ・プロセサに送る５００−１０、よ
   うになつたシステムにおいて、前記キヤシユ・ユ
   ニツト内に保持されたデータを選択的に置換する
   装置が、 (イ) 前記メモリ読出し指令が特定の制御ビツトを
   含むこと、 (ロ) 前記特定制御ビツトと及び前記サーチが不成
   功であつたことを示す信号（MISS１００）と
   に応答する論理回路５００−６０，５００−６
   ２であつて、該論理回路は、前記特定制御ビツ
   トが第１状態のとき、前記キヤシユ・ユニツト
   を制御して前記補助記憶装置から検索されたデ
   ータを前記データ記憶装置に書込ませかつ対応
   したアドレス表示を前記登録簿に書込ませ、そ
   して前記特定制御ビツトが第２状態のとき前記
   キヤシユ・ユニツトが書込むのを禁止するこ
   と、 を特徴とする、置換装置。 ２ 複数の入出力デバイスに関する入出力動作を
   制御するための入出力システムにおいて、 Ａ 複数のポートを有するシステム・インターフ
   エース手段と、 Ｂ 前記複数のポートの異なつたものに接続され
   た複数のモジユールであつて、該モジユールは
   少くとも１つのメモリ・モジユールと複数の指
   令モジユールを含み、 前記指令モジユールの各々は、 メモリ指令を生成する指令生成手段であつて、
   各第１タイプの前記メモリ指令は、前記メモリ・
   モジユールからの前記情報のアクセスのため第１
   と第２のカテゴリーを表示するようコード化され
   た少くとも１つの所定ビツトを含むこと、 を含み、 前記１つのメモリ・モジユールは、 (イ) 前記ポートの１つに作用的に接続されたキヤ
   シユ・ストアであつて、該キヤシユ・ストアは
   前記メモリ指令に応答して前記メモリ・モジユ
   ールから前に取出された情報のブロツクを記憶
   すること、 (ロ) 前記インターフエース・ポートの前記１つに
   作用的に接続され、情報信号を記憶するための
   補助記憶装置と、及び (ハ) 前記キヤシユ・ストアと前記補助記憶装置と
   に接続され、前記キヤシユ・ストアと前記補助
   記憶装置の動作を制御するための制御回路手段
   であつて、該制御回路手段は、 (i) 前記複数の指令モジユールから前記メモリ
   指令を受取るために前記１つのポートに接続
   された入力レジスタ手段と、及び (ii) 前記指令をデコードするために前記入力レ
   ジスタ手段に接続された指令デコード回路手
   段であつて、該デコード回路手段は、前記第
   １タイプのメモリ指令の各々に応答して、前
   記各第１のタイプのメモリ指令により指定さ
   れる情報を該情報が前記キヤシユ・ストアに
   記憶されていない場合に読出すため前記補助
   記憶装置を付勢するための制御信号を生成
   し、そして前記所定ビツトが前記第１カテゴ
   リーを表示するようコード化されている時に
   のみ、前記キヤシユ・ストアを付勢して前記
   補助記憶装置から読出される前記情報を前記
   キヤシユ・ストアに書込ませる制御信号を生
   成すること、 を含むこと、 から成る入出力システム。 ３ 前記第１のタイプのメモリ指令の各々が指令
   部分、カテゴリー部分及びアドレス部分を含むよ
   うにコード化され、前記指令部分は読出し動作を
   指定するようコード化され、前記アドレス部分は
   要求された前記情報のアドレスを指定するようコ
   ード化され、前記カテゴリー部分は前記キヤシ
   ユ・ストアが前記読出し動作の間バイパスされる
   べき時を表示するようコード化された前記所定ビ
   ツトを含む、特許請求の範囲２項記載のシステ
   ム。 ４ 前記所定ビツトは２進数零としてコード化さ
   れ、前記制御回路手段は、前記キヤシユ・ストア
   を付勢して前記情報をその内部に書込ませるため
   の前記制御信号を生成するよう条件付けられる、
   特許請求の範囲３項記載のシステム。 ５ 前記所定ビツトが２進数１としてコード化さ
   れ、前記制御回路手段は、前記キヤシユ・ストア
   を付勢してその内部に前記情報を書込ませるため
   の前記制御信号の発生することが禁止され、これ
   により前記キヤシユ・ストアをバイパスさせる、
   特許請求の範囲３項記載のシステム。 ６ 前記指令モジユールは少くとも１つの入出力
   処理ユニツトを含み、前記処理ユニツトの前記指
   令生成手段は、 (イ) 前記メモリ指令を生成するために必要とされ
   る制御信号を生成するためのマイクロ命令ワー
   ドのシーケンスを記憶するマイクロプログラム
   された制御手段と、及び (ロ) 前記メモリ指令の各々の前記アドレス部分と
   して含まれるアドレス情報を生成するためのア
   ドレス制御手段と、 を含む、特許請求の範囲３項記載のシステム。 ７ 前記補助記憶装置は、複数のテーブルと、前
   記補助記憶装置内の情報を参照するのに使用され
   るデータ制御ワードのリストを記憶する第１のテ
   ーブルと、及び前記データ制御ワードを参照する
   ためのリスト・ポインタ・ワードを記憶する第２
   のテーブルと、を記憶するための複数の記憶ロケ
   ーシヨンを含み、各前記データ制御ワードと各前
   記リスト・ポインタ・ワードの所定ビツト位置は
   前記キヤシユ・ストアがバイパスされるべき時を
   指示するようコード化され、かつ前記複数の指令
   モジユールは更に前記複数の入出力デバイスに結
   合された複数のアダプタ・ポートを有するマルチ
   プレクサ・モジユールを有し、前記指令生成手段
   は、 (イ) 前記入出力動作の処理に関するアドレス及び
   制御情報を記憶するよう構成された複数のレジ
   スタと、 (ロ) 前記入出力処理ユニツトから指令を受取るた
   め接続された前記複数のレジスタの第１のもの
   と、 (ハ) 前記複数のレジスタに結合されており、前記
   指令に応答して前記マルチプレクサ・モジユー
   ルの動作を制御する制御手段と、及び (ニ) 前記複数のレジスタに結合された出力レジス
   タ手段であつて、前記制御手段は、前記処理ユ
   ニツトからの第１の指令に応答して、前記第２
   のテーブルから読出される前記リスト・ポイン
   タ・ワードの１つに対応する信号を前記複数の
   レジスタの第２のものに記憶するための信号を
   生成するよう作用し、また前記制御手段は、前
   記処理ユニツトからの第２の指令に応答して、
   前記第１のタイプのメモリ指令の第１のものの
   信号を生成し、該信号は、前記複数のレジスタ
   の前記第２のものを条件付けして、前記データ
   制御ワードの第１のものを前記第１のテーブル
   から参照する際使用されるリスト・ポインタ・
   ワード内容を前記出力レジスタにロードさせ
   る、特許請求の範囲６項記載のシステム。 ８ 前記リスト・ポインタ・ワード内容が前記第
   １のタイプのメモリ指令の前記第１のものの前記
   カテゴリー部分と前記アドレス部分とを含み、前
   記カテゴリー部分の前記所定ビツトは、２進数１
   としてコード化されて、前記補助記憶装置から読
   出された前記データ制御ワードに対応する信号を
   前記メモリ・モジユールの前記制御回路手段が前
   記キヤシユ・ストアに書込む事を禁止する、特許
   請求の範囲７項記載のシステム。 ９ 前記データ制御ワードの各々がデータ・タリ
   ー・ワード及びデータ・アドレス・ワードを含
   み、前記第２の指令に応答して生成された前記信
   号は、第１のデータ制御ワードの前記データ・タ
   リー及びデータ・アドレス・ワードを記憶するた
   め、前記複数のレジスタの第３と第４のものをそ
   れぞれ条件付け、また前記制御手段は前記第１の
   タイプのメモリ指令の第２のものの信号を生成す
   るよう作用し、該信号は、前記第４のレジスタを
   条件付けて、前記入出力動作の間前記補助記憶装
   置に記憶された情報を参照するために前記デー
   タ・アドレス内容を前記出力レジスタにロードさ
   せる、特許請求の範囲８項記載のシステム。 １０ 前記データ・アドレス・ワード内容は前記
   第１のタイプのメモリ指令の前記第２のものの前
   記カテゴリー部分と前記アドレス部分とを含み、
   前記カテゴリー部分の前記所定ビツトは、２進数
   零としてコード化されて、前記メモリ・モジユー
   ルの前記制御回路手段を付勢して前記キヤシユ・
   ストア内に前記情報に対応する信号を書込ませ、
   以つて前記入出力処理ユニツトによる前記情報に
   対する高速アクセスを与える、特許請求の範囲９
   項記載のシステム。