JPS613263A - マイクロコンピユ−タシステム - Google Patents
マイクロコンピユ−タシステムInfo
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- JPS613263A JPS613263A JP12335384A JP12335384A JPS613263A JP S613263 A JPS613263 A JP S613263A JP 12335384 A JP12335384 A JP 12335384A JP 12335384 A JP12335384 A JP 12335384A JP S613263 A JPS613263 A JP S613263A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
この発明は、６８０９系のマイクロプロセッサを主体に
構成されるマイクロコンピュータシステムに係り、特に
システムバスに接続される記憶装置や周辺ＬＳＩ等各種
半導体装置とのデータ転送の制御技術に関する。
構成されるマイクロコンピュータシステムに係り、特に
システムバスに接続される記憶装置や周辺ＬＳＩ等各種
半導体装置とのデータ転送の制御技術に関する。
（発明の背景）
周知のように、６８０９系（６８０９，６８Ａ０９．６
８ＢＯ９）のマイクロプロセッサを主体に構成されるマ
イクロコンピュータシステムでは、システムバスに接続
される記憶装置（ＲＯＭ、ＲＡＭ等）や周辺ＬＳＩ （
Ｆ）ＴＭ、ＰＩＡ、ＡＣＩＡ等）など各種の半導体装置
とのデータ転送制御のために、負極性のシングルショッ
トパルスからなるメモリレディ信号（ＭＲＤＹ）を発生
するメモリレディ制御回路を備える。
８ＢＯ９）のマイクロプロセッサを主体に構成されるマ
イクロコンピュータシステムでは、システムバスに接続
される記憶装置（ＲＯＭ、ＲＡＭ等）や周辺ＬＳＩ （
Ｆ）ＴＭ、ＰＩＡ、ＡＣＩＡ等）など各種の半導体装置
とのデータ転送制御のために、負極性のシングルショッ
トパルスからなるメモリレディ信号（ＭＲＤＹ）を発生
するメモリレディ制御回路を備える。
すなわち、６８０９系のマイクロプロセッサは、バスバ
ッフ１制御の基本となる２相の制纒クロック（Ｅクロッ
クおよびＱクロックと称される）を発生するが、これら
の制御クロックは１．Ｍ ＲＤ Ｙのパルス幅が規定値
以上の場合、それに応じてクロック幅が延長変更される
。
ッフ１制御の基本となる２相の制纒クロック（Ｅクロッ
クおよびＱクロックと称される）を発生するが、これら
の制御クロックは１．Ｍ ＲＤ Ｙのパルス幅が規定値
以上の場合、それに応じてクロック幅が延長変更される
。
従って、メモリレディ制御回路は、メモリアクセスタイ
ムが区々である各種半導体装置とのデータ転送に対応す
べく半導体装置のメモリアクセスタイムに応じてパルス
幅が異なる各種のＭＲＤＹを発生するように構成される
。
ムが区々である各種半導体装置とのデータ転送に対応す
べく半導体装置のメモリアクセスタイムに応じてパルス
幅が異なる各種のＭＲＤＹを発生するように構成される
。
ところが、従来のメモリレディ制御回路は、半導体装置
に対応して個別に設けられ、それぞれ固定的なパルス幅
のＭＲＤＹを発生するようになっていたので、マイクロ
コンピュータシステムとしての拡張性や柔軟性に欠ける
という問題があった。
に対応して個別に設けられ、それぞれ固定的なパルス幅
のＭＲＤＹを発生するようになっていたので、マイクロ
コンピュータシステムとしての拡張性や柔軟性に欠ける
という問題があった。
すなわち、例えばマイクロプロセッサ６８Ａ０９を用い
てシステム開発を行ない、その後システムの機能アップ
を図るためにプロセッサを６８８０９に変更しようとす
る場合、あるいは半導体装置の追加・変更を行なおうと
する場合、改めてメモリレディ制御回路を作らなければ
ならない。
てシステム開発を行ない、その後システムの機能アップ
を図るためにプロセッサを６８８０９に変更しようとす
る場合、あるいは半導体装置の追加・変更を行なおうと
する場合、改めてメモリレディ制御回路を作らなければ
ならない。
また、近年、ＬＳＩ技術の進歩により、記憶装置や周辺
ＬＳＩの高速化が図られているが、同様の理由からこの
ような高速半導体装置の採用を困難にしており、システ
ム濁模の拡張性やシステムの機能アップに関する柔軟性
に欠ける。
ＬＳＩの高速化が図られているが、同様の理由からこの
ような高速半導体装置の採用を困難にしており、システ
ム濁模の拡張性やシステムの機能アップに関する柔軟性
に欠ける。
（発明の目的）
この発明は、６８０９系のマイクロプロセッサを′主体
に構成するマイクロコンピュータシステムの将来的な拡
張を容易にし、かつ機能アップの要求に柔軟に対応でき
るようにすることを目的とする。
に構成するマイクロコンピュータシステムの将来的な拡
張を容易にし、かつ機能アップの要求に柔軟に対応でき
るようにすることを目的とする。
（発明の構成と効果）
上記目的を達成するために、この発明は、システムバス
のバッフ１制御の基本となる２相の制御クロックを発す
る６８０９系のマイクロプロセッサを主体にａＳされニ
ジステムバスに接続される各種半導体装置の１つを選択
信号で指定しｔデータ転送を行なう際に、前記制御クロ
ックの一方のクロックの前縁に応答して所定時間幅のシ
ングルショットパルスからなるメモリレディ信号を該マ
イクロプロセッサに出力し、対応する前記制御クロック
のパルス幅を延長変更する動作を該マイクロプロセッサ
に行なわせるメモリレディ制御ｌ１ｌ−路を備えるマイ
クロコンピュータシステムにおいて；前記メモリレディ
制御回路は、受付信号に応答して単位時間幅の各倍数を
それぞれ計数出力する計数回路と；前記計数回路の各時
間幅出力の１つと複数の前記選択信号の１つとの組合せ
による時間幅設定信号を出力する時間幅設定回路と：入
力される前記複数の選択信号の１つを前記一方のクロッ
クの前縁に応答してセンスし前記受付信号を発生すると
ともに、前記時間幅設定信号を受けて該受付信号を消滅
させる受付処理回路とで構成され；前記受付信号の発生
から消滅までの期間を前記メモリレディ信号の所定時間
幅としたことを特徴とする。
のバッフ１制御の基本となる２相の制御クロックを発す
る６８０９系のマイクロプロセッサを主体にａＳされニ
ジステムバスに接続される各種半導体装置の１つを選択
信号で指定しｔデータ転送を行なう際に、前記制御クロ
ックの一方のクロックの前縁に応答して所定時間幅のシ
ングルショットパルスからなるメモリレディ信号を該マ
イクロプロセッサに出力し、対応する前記制御クロック
のパルス幅を延長変更する動作を該マイクロプロセッサ
に行なわせるメモリレディ制御ｌ１ｌ−路を備えるマイ
クロコンピュータシステムにおいて；前記メモリレディ
制御回路は、受付信号に応答して単位時間幅の各倍数を
それぞれ計数出力する計数回路と；前記計数回路の各時
間幅出力の１つと複数の前記選択信号の１つとの組合せ
による時間幅設定信号を出力する時間幅設定回路と：入
力される前記複数の選択信号の１つを前記一方のクロッ
クの前縁に応答してセンスし前記受付信号を発生すると
ともに、前記時間幅設定信号を受けて該受付信号を消滅
させる受付処理回路とで構成され；前記受付信号の発生
から消滅までの期間を前記メモリレディ信号の所定時間
幅としたことを特徴とする。
この構成によれば、メモリレディ信号のパルス幅は任意
に設定できるので、低速アクセスタイムの半導体装置か
ら高速アクセスタイムの半導体装置に変更する場合、４
数回路の時間幅出力と選択信号の組合せを変更するだけ
で、容易に対応できる。
に設定できるので、低速アクセスタイムの半導体装置か
ら高速アクセスタイムの半導体装置に変更する場合、４
数回路の時間幅出力と選択信号の組合せを変更するだけ
で、容易に対応できる。
また、単位時周幅として、システムクロックのクロック
周期を利用すれば、計数回路の各時間幅出力はきめ細か
いものとなり、任意のメモリアクセスタイムの半導体装
置の追加・変更に柔軟に対応できる。
周期を利用すれば、計数回路の各時間幅出力はきめ細か
いものとなり、任意のメモリアクセスタイムの半導体装
置の追加・変更に柔軟に対応できる。
更に、メモリレディ制御回路は、半導体装置に対応して
個別に設ける必要がないので、回路の簡素化や省スペー
ス化を図ることができるという効果も得られる。
個別に設ける必要がないので、回路の簡素化や省スペー
ス化を図ることができるという効果も得られる。
（実施例の説明）
第１図はこの発明の一実施例に係るマイクロコンピュー
タシステムの基本、構成図である。
タシステムの基本、構成図である。
図において、マイクロプロセッサ（ＭＰＬＩ）１は６８
Ｂ０９タイプのものからなり、データバス（Ｄ／Ｂ、Ｄ
ＬＴ）は８ビット構成、アドレスバス（Ａ／Ｂ、ＡＬＴ
）は１６ビツト構成となっている。
Ｂ０９タイプのものからなり、データバス（Ｄ／Ｂ、Ｄ
ＬＴ）は８ビット構成、アドレスバス（Ａ／Ｂ、ＡＬＴ
）は１６ビツト構成となっている。
内部データバスＤ／Ｂと外部データバスＤＬＴとは、双
方向パスバッファ２ａ、２ｂを介して、内部アドレスバ
スＡ／Ｂと外部アドレスバスＡＬ丁とは単方向バスバッ
フ７２ Ｑを介してそれぞれ接続され、外部データバス
ＤＬＴと外部アドレスバスＡＬＴにはＰＴＭ（プログラ
マブル・タイマ・モジュール）３．ＲＡＭ４．ＲＯＭ５
．ＰＩＡ（ペリフエレラル・インターフェース・アダプ
タ）６およびＡＣｒＡ（アシンクロナス・コミュニケー
ション・インターフェース・アダプタ）７がそれぞれ接
続されている。
方向パスバッファ２ａ、２ｂを介して、内部アドレスバ
スＡ／Ｂと外部アドレスバスＡＬ丁とは単方向バスバッ
フ７２ Ｑを介してそれぞれ接続され、外部データバス
ＤＬＴと外部アドレスバスＡＬＴにはＰＴＭ（プログラ
マブル・タイマ・モジュール）３．ＲＡＭ４．ＲＯＭ５
．ＰＩＡ（ペリフエレラル・インターフェース・アダプ
タ）６およびＡＣｒＡ（アシンクロナス・コミュニケー
ション・インターフェース・アダプタ）７がそれぞれ接
続されている。
デコーダ８は、各半導体装置３．４．５．６および７を
選択する選択信号を発生するもので、外部アドレスバス
Ａ１丁のアドレスデータのうち、上位８ビツトのアドレ
スデータが入力される。図示の例では、５本の選択信号
Ｃ８、Ｃ８１、Ｃ’８２．０８３．およびＣ８４をそれ
ぞれ発生し、これらが各半導体装置３．４．５．６およ
び７に出力されているとともに、Ｃ８１，Ｃ８２，、Ｃ
８３およびＣ８４はメモリレディ制御回路９に入力され
ている。
選択する選択信号を発生するもので、外部アドレスバス
Ａ１丁のアドレスデータのうち、上位８ビツトのアドレ
スデータが入力される。図示の例では、５本の選択信号
Ｃ８、Ｃ８１、Ｃ’８２．０８３．およびＣ８４をそれ
ぞれ発生し、これらが各半導体装置３．４．５．６およ
び７に出力されているとともに、Ｃ８１，Ｃ８２，、Ｃ
８３およびＣ８４はメモリレディ制御回路９に入力され
ている。
水晶発振回路１０は、ＢＭＨｚのシステムクロックを発
生し、このシステムクロックはＭＰＵ １とメモリレデ
ィ制御回路９に入力される。
生し、このシステムクロックはＭＰＵ １とメモリレデ
ィ制御回路９に入力される。
ＭＰＵ１は、システムクロックを受けて、２相クロツク
からなる２つの制御グロックＥ、Ｑを発生する。これら
ＥクロックおよびＱクロックは、パスバッファ２ａ、２
ｂおよび２０の制御の基本となるもので、メモリレディ
制御回路９が発生するメモリレディ信号ＭＲ［）Ｙと一
定の関連付けが行なわれていることは周知の通りである
。
からなる２つの制御グロックＥ、Ｑを発生する。これら
ＥクロックおよびＱクロックは、パスバッファ２ａ、２
ｂおよび２０の制御の基本となるもので、メモリレディ
制御回路９が発生するメモリレディ信号ＭＲ［）Ｙと一
定の関連付けが行なわれていることは周知の通りである
。
すなわち、第２図（Ａ）に示すように、Ｍ ＲＤＹがＬ
レベルにならず、Ｈレベルを継続する場合は、Ｅクロッ
クおよびＱクロックは一定周期のパルス列となる。
レベルにならず、Ｈレベルを継続する場合は、Ｅクロッ
クおよびＱクロックは一定周期のパルス列となる。
一方、第２図（Ｂ）に示すように、ＭＲＤＹが例えばＥ
クロックの立ち上がりに応答して立下り、その後所定時
間継続した後、立ち上がる負極性のシングルショットパ
ルスである場合には、Ｅクロックは第２図（Ａ）に示し
た正規の立下りタイミングの手前１１０ｎｓ以前におけ
るＭＲＤＹが０″であることを条件として、システムク
ロックの１りＯツク周期（１２５ｎｓ）を単位としてパ
ルス幅が引き延ばされ、Ｑクロックのパルス幅もこれに
連動して延長される。
クロックの立ち上がりに応答して立下り、その後所定時
間継続した後、立ち上がる負極性のシングルショットパ
ルスである場合には、Ｅクロックは第２図（Ａ）に示し
た正規の立下りタイミングの手前１１０ｎｓ以前におけ
るＭＲＤＹが０″であることを条件として、システムク
ロックの１りＯツク周期（１２５ｎｓ）を単位としてパ
ルス幅が引き延ばされ、Ｑクロックのパルス幅もこれに
連動して延長される。
そして、ＭＲＤＹのパルス幅に対応して引き延ばし制御
されるＥクロックおよびＱクロックでもって、上記パス
バッファ２ａ、２ｂおよび２Ｃは制御されるのである。
されるＥクロックおよびＱクロックでもって、上記パス
バッファ２ａ、２ｂおよび２Ｃは制御されるのである。
具体的には、パスバッファ２ａ、２Ｃは、Ｑクロックで
直接制御され、またパスバッファ２ｂは（（Ｅ＋Ｃ）・
ＲＷＬＴ）および（Ｅ−ＲＷＬＴ）でもって制御される
。
直接制御され、またパスバッファ２ｂは（（Ｅ＋Ｃ）・
ＲＷＬＴ）および（Ｅ−ＲＷＬＴ）でもって制御される
。
従って、このＭＲＤＹのパルス幅を半導体装置のアクセ
スタイムに応じて適宜設定すれば、アクセスタイムが異
なる各種の半導体装置とのデータ転送が可能となるので
ある。
スタイムに応じて適宜設定すれば、アクセスタイムが異
なる各種の半導体装置とのデータ転送が可能となるので
ある。
そこで、この発明においては、ＭＲＤＹのパルス幅を任
意に設定できるメモリレディ制御回路９を設け、メモリ
アクセスタイムが区々である各種半導体装置の追加・変
更が容易になるようにしたのである。
意に設定できるメモリレディ制御回路９を設け、メモリ
アクセスタイムが区々である各種半導体装置の追加・変
更が容易になるようにしたのである。
このメモリレディ制御回路９は、第３図に示すように、
複数の選択信号２図示の例では、０８１〜４の４本の選
択信号が入力されるＯＲゲート３０と、ＯＲゲート３０
の出力をＥクロックの立ち上がりで取込み、これに応答
してＱ出力を１″にするフリップ７０ツブＦＦ１と、８
ＭＨ２のシステムクロックをシフトパルスとし、縦属接
続されたＦＦ２〜ＦＦ７の各フリップフロップで構成さ
れる各シフト段へＦＦＩのＱ出力を順次転送するシフト
レジスタ３１と、シフトレジスタ３１の所定のシフト段
の出力と前記選択信号Ｃ８１〜ＣＳ３が入力され、その
出力で前記ＦＦＩをリセットする時間幅設定回路３２と
で構成される。
複数の選択信号２図示の例では、０８１〜４の４本の選
択信号が入力されるＯＲゲート３０と、ＯＲゲート３０
の出力をＥクロックの立ち上がりで取込み、これに応答
してＱ出力を１″にするフリップ７０ツブＦＦ１と、８
ＭＨ２のシステムクロックをシフトパルスとし、縦属接
続されたＦＦ２〜ＦＦ７の各フリップフロップで構成さ
れる各シフト段へＦＦＩのＱ出力を順次転送するシフト
レジスタ３１と、シフトレジスタ３１の所定のシフト段
の出力と前記選択信号Ｃ８１〜ＣＳ３が入力され、その
出力で前記ＦＦＩをリセットする時間幅設定回路３２と
で構成される。
シフトレジスタ３１では、前段のフリップ７０ツブＦＦ
２はインバータ３１ａを介して８ＭＨｚのシステムクロ
ックが入力され、他のフリップ７０ツブＦＦ３〜ＦＦ７
には、システムクロックが直接入力されている。
２はインバータ３１ａを介して８ＭＨｚのシステムクロ
ックが入力され、他のフリップ７０ツブＦＦ３〜ＦＦ７
には、システムクロックが直接入力されている。
時間幅設定回路３２には、ＦＦ４の出力とＣ８１が入力
されるＡＮＤゲート３２ａと、ＦＦ５の出力とＯ８２が
入力されるＡＮＤゲート３２ｂと、ＦＦ“６の出力とＣ
８３が入力されるＡＮＤゲート３２Ｃと、ＡＮＤゲート
３２ａ 、３２ｂ 、３２ｃの各出力とＦＦ７の出力が
直接的に、電源リセットＲＥＳＥＴがインバータ３２ｄ
を介してそれぞれ入力され、その出力がＦＦ１のリセッ
ト信号となるＮＯＲゲート３２ｅとで構成され、ＦＦＩ
の０出力はＭＰＵ１のＭＲＤＹ端子に接続される。
されるＡＮＤゲート３２ａと、ＦＦ５の出力とＯ８２が
入力されるＡＮＤゲート３２ｂと、ＦＦ“６の出力とＣ
８３が入力されるＡＮＤゲート３２Ｃと、ＡＮＤゲート
３２ａ 、３２ｂ 、３２ｃの各出力とＦＦ７の出力が
直接的に、電源リセットＲＥＳＥＴがインバータ３２ｄ
を介してそれぞれ入力され、その出力がＦＦ１のリセッ
ト信号となるＮＯＲゲート３２ｅとで構成され、ＦＦＩ
の０出力はＭＰＵ１のＭＲＤＹ端子に接続される。
以上の回路接続の態様からも理解できるように、この実
施例においては、選択信号Ｃ８に関してはメモリレディ
制御、すなわちＥクロックの引き延ばし制御は行なわな
いことにし、選択信号Ｃ８１に関しては１ストレツチ（
１２５’ｎｓ） 、選択信号Ｃ８２に関しては２ストレ
ツチ（２５０ｎｓ）、選択信号Ｃ８３に関しては３スト
レツチ（３７５ｎｓ）および選択信号Ｃ８４に関しては
４ストレツチ（５０’Ｏｎｓ）のＥクロック引き延ばし
制御を行なうようにしたものである。
施例においては、選択信号Ｃ８に関してはメモリレディ
制御、すなわちＥクロックの引き延ばし制御は行なわな
いことにし、選択信号Ｃ８１に関しては１ストレツチ（
１２５’ｎｓ） 、選択信号Ｃ８２に関しては２ストレ
ツチ（２５０ｎｓ）、選択信号Ｃ８３に関しては３スト
レツチ（３７５ｎｓ）および選択信号Ｃ８４に関しては
４ストレツチ（５０’Ｏｎｓ）のＥクロック引き延ばし
制御を行なうようにしたものである。
つまり、デコーダ８が選択信号Ｃ８を出力している場合
には、第４図（Ａ＞に示すように、当該メモリレディ制
御回路９はＦＦ１がａを１″にして、これをＭＰＵＩに
出力することとなる。従って、ＰＴＭ３についてのデー
タ転送は、高速で行なわれる。
には、第４図（Ａ＞に示すように、当該メモリレディ制
御回路９はＦＦ１がａを１″にして、これをＭＰＵＩに
出力することとなる。従って、ＰＴＭ３についてのデー
タ転送は、高速で行なわれる。
次いで、デコーダ８が選択信号Ｃ８１を出力すると、第
４図（Ｂ）に示すように、Ｃ８１の立ち上がり以降のＥ
クロックＥ１の立ち上がりでＣ８１がセンスされ、ＦＦ
１はＱ出力を１″′にするとともに、Ｑ出力をＯ″にす
る。ＭＰＵ１はＭＲＤＹがＬレベルになったことを受け
てＥクロックＥ１についての処理を・行なうこととなる
。
４図（Ｂ）に示すように、Ｃ８１の立ち上がり以降のＥ
クロックＥ１の立ち上がりでＣ８１がセンスされ、ＦＦ
１はＱ出力を１″′にするとともに、Ｑ出力をＯ″にす
る。ＭＰＵ１はＭＲＤＹがＬレベルになったことを受け
てＥクロックＥ１についての処理を・行なうこととなる
。
同時に、ＦＦ１のＱ出力はＥクロック・Ｅｌの立ち上が
り以後のシステムクロックの立ち下がりでＦＦ２に取込
まれ、以後はシステムクロックの立も上がりに同期して
ＦＦ３．ＦＦ４と転送される。
り以後のシステムクロックの立ち下がりでＦＦ２に取込
まれ、以後はシステムクロックの立も上がりに同期して
ＦＦ３．ＦＦ４と転送される。
ＦＦ４がＱを“１”にセットするまでの期間は、ＭＲＤ
Ｙは“０″の状態を継続しており、ＦＦ４のＱ出力がＨ
レベルとなると、ＡＮＤゲート３２ａで選択信号Ｃ８１
との一致が検出される。この検出信号がＮＯＲゲート３
２ｂを介してＦＦ１のリセット端子に入力され、ＦＦ１
はｄ出力をＨレベルにするとともに、Ｑ出力を“０９′
にする。
Ｙは“０″の状態を継続しており、ＦＦ４のＱ出力がＨ
レベルとなると、ＡＮＤゲート３２ａで選択信号Ｃ８１
との一致が検出される。この検出信号がＮＯＲゲート３
２ｂを介してＦＦ１のリセット端子に入力され、ＦＦ１
はｄ出力をＨレベルにするとともに、Ｑ出力を“０９′
にする。
このようにして彎られたＭＲＤＹのパルス幅は、第４図
（Ｂ）に示すように、約２５０ｎｓである。
（Ｂ）に示すように、約２５０ｎｓである。
ここで、Ｅり０ツクの正規のパルス幅は２２０ｎｓであ
るが、これはＦＦ４がＦＦ３のＱ出力を取込むタイミン
グ付近であり、ＭＰＵ１はこのタイミングから１１０ｎ
ｓ以前におけるＭＲＤＹのレベルが“０″であるので、
Ｅクロックは正規の立ち下がりタイミングから更に１ス
トレツチ（１２５ｎｓ）引き延ばされることになり、Ｑ
クロックも同様に引き延ばされる〈第２図（Ｂ）を参照
）。
るが、これはＦＦ４がＦＦ３のＱ出力を取込むタイミン
グ付近であり、ＭＰＵ１はこのタイミングから１１０ｎ
ｓ以前におけるＭＲＤＹのレベルが“０″であるので、
Ｅクロックは正規の立ち下がりタイミングから更に１ス
トレツチ（１２５ｎｓ）引き延ばされることになり、Ｑ
クロックも同様に引き延ばされる〈第２図（Ｂ）を参照
）。
第４図（Ｂ）に示すＥクロックＥ１はこの様子を示すも
ので、Ｃ８１のパルス幅が第４図（Ａ）の場合よりも延
びているのは、図示しないＱクロックが引き延ばされた
ことによるものである（第１図参照）。
ので、Ｃ８１のパルス幅が第４図（Ａ）の場合よりも延
びているのは、図示しないＱクロックが引き延ばされた
ことによるものである（第１図参照）。
選択信号Ｃ８２，Ｃ８３およびＣ８４がそれぞれ出力さ
れた場合においても、ＭＲＤＹのパルス幅を引き延ばす
ことによって、第４図（Ｃ）〜（Ｅ）に示すように、Ｅ
クロックＥ２．Ｅ３．Ｅ４をそれぞれ２ストレツチ、３
ストレツチおよび４ストレッチ引き延ばすことができる
のである。
れた場合においても、ＭＲＤＹのパルス幅を引き延ばす
ことによって、第４図（Ｃ）〜（Ｅ）に示すように、Ｅ
クロックＥ２．Ｅ３．Ｅ４をそれぞれ２ストレツチ、３
ストレツチおよび４ストレッチ引き延ばすことができる
のである。
そして、例えば選択信号Ｃ８１に関するＥクロックの引
き延ばし制御を２ストレツチにしようとする場合には、
ＦＦ４とＡＮＤゲート３２との接続を外し、ＦＦ５の出
力をＡＮＤゲート３２の他方の入力に接続するだけで済
む。
き延ばし制御を２ストレツチにしようとする場合には、
ＦＦ４とＡＮＤゲート３２との接続を外し、ＦＦ５の出
力をＡＮＤゲート３２の他方の入力に接続するだけで済
む。
このように、このメモリレディ制御回路は、ＭＲＤＹの
パルス幅を任意に設定できるようになっているのである
。
パルス幅を任意に設定できるようになっているのである
。
最後に、ＭＰＵ１の動作を第５図に示す。ＭＰＵ１の動
作は良く知られているのでその説明を省略するが、この
第５図はＰＴＭ３とのデータ転送における状態を示して
いる。
作は良く知られているのでその説明を省略するが、この
第５図はＰＴＭ３とのデータ転送における状態を示して
いる。
なお、上記実施例では、メモリレディ制御回路において
、選択信号をＥクロックでセンスするようにしたが、こ
の発明はこれに限定されるものではなく、Ｑクロックで
センスするようにしても良いことは勿論である。
、選択信号をＥクロックでセンスするようにしたが、こ
の発明はこれに限定されるものではなく、Ｑクロックで
センスするようにしても良いことは勿論である。
第１図はこの発明の一実施例に係るマイクロコンピュー
タシステムを示す基本構成図、第２図は制御りＯツクと
ＭＲＤＹとの関わりを示すタイムチャート、第３図はこ
の発明の要部であるメモリレディ制御回路の一実施例を
示す回路図、第４図＜Ａ）〜（Ｅ）は上記メモリレディ
制御回路の動作による１つの制御クロックの引き延ばし
制御が行なわれる様子を示すタイムチャート、第５図は
マイクロプロセッサ６８ＢＯ９の動作を示すタイムチャ
ートである。 １・・・ＭＰＵ （６８ＢＯ９） ２ａ１２ｂ１２Ｃ・・・パスバッファ ３．４．５．６．７・・・各種半導体装置９・・・メモ
リレディＩ１１’ｌｌＪ回路３０・・・ＯＲゲート ３１・・・シフトレジスタ ３２・・・時間幅設定回路 Ｅ、Ｑ・・・制御クロック
タシステムを示す基本構成図、第２図は制御りＯツクと
ＭＲＤＹとの関わりを示すタイムチャート、第３図はこ
の発明の要部であるメモリレディ制御回路の一実施例を
示す回路図、第４図＜Ａ）〜（Ｅ）は上記メモリレディ
制御回路の動作による１つの制御クロックの引き延ばし
制御が行なわれる様子を示すタイムチャート、第５図は
マイクロプロセッサ６８ＢＯ９の動作を示すタイムチャ
ートである。 １・・・ＭＰＵ （６８ＢＯ９） ２ａ１２ｂ１２Ｃ・・・パスバッファ ３．４．５．６．７・・・各種半導体装置９・・・メモ
リレディＩ１１’ｌｌＪ回路３０・・・ＯＲゲート ３１・・・シフトレジスタ ３２・・・時間幅設定回路 Ｅ、Ｑ・・・制御クロック
Claims (1)
- （１）システムバスのバッファ制御の基本となる２相の
制御クロックを発する６８０９系のマイクロプロセッサ
を主体に構成され； システムバスに接続される各種半導体装置の１つを選択
信号で指定してデータ転送を行なう際に、前記制御クロ
ックの一方のクロックの前縁に応答して所定時間幅のシ
ングルショットパルスからなるメモリレディ信号を該マ
イクロプロセッサに出力し、対応する前記制御クロック
のパルス幅を延長変更する動作を該マイクロプロセッサ
に行なわせるメモリレディ制御回路を備えるマイクロコ
ンピュータシステムにおいて； 前記メモリレディ制御回路は、 受付信号に応答して単位時間幅の各倍数をそれぞれ計数
出力する計数回路と； 前記計数回路の各時間幅出力の１つと複数の前記選択信
号の１つとの組合せによる時間幅設定信号を出力する時
間幅設定回路と； 入力される前記複数の選択信号の１つを前記一方のクロ
ックの前縁に応答してセンスし前記受付信号を発生する
とともに、前記時間幅設定信号を受けて該受付信号を消
滅させる受付処理回路とで構成され； 前記受付信号の発生から消滅までの期間を前記メモリレ
ディ信号の所定時間幅としたことを特徴とするマイクロ
コンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12335384A JPS613263A (ja) | 1984-06-15 | 1984-06-15 | マイクロコンピユ−タシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12335384A JPS613263A (ja) | 1984-06-15 | 1984-06-15 | マイクロコンピユ−タシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS613263A true JPS613263A (ja) | 1986-01-09 |
Family
ID=14858471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12335384A Pending JPS613263A (ja) | 1984-06-15 | 1984-06-15 | マイクロコンピユ−タシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS613263A (ja) |
-
1984
- 1984-06-15 JP JP12335384A patent/JPS613263A/ja active Pending
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