JPS6132609A - スイツチトキヤパシタ増幅器 - Google Patents
スイツチトキヤパシタ増幅器Info
- Publication number
- JPS6132609A JPS6132609A JP15312184A JP15312184A JPS6132609A JP S6132609 A JPS6132609 A JP S6132609A JP 15312184 A JP15312184 A JP 15312184A JP 15312184 A JP15312184 A JP 15312184A JP S6132609 A JPS6132609 A JP S6132609A
- Authority
- JP
- Japan
- Prior art keywords
- switched capacitor
- frequency
- clock
- amplifier
- equation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/005—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements using switched capacitors, e.g. dynamic amplifiers; using switched capacitors as resistors in differential amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、スイッチング周波数により増幅度が変更可と
され、且つ半導体集積回路化に好適とされた構成のスイ
ッチトキャパシタ増幅器に関するものである。
され、且つ半導体集積回路化に好適とされた構成のスイ
ッチトキャパシタ増幅器に関するものである。
第１図は入力抵抗ＲＩＮ帰還抵抗Ｒｔおよび演算増幅器
ＯＰよりなる公知の増幅回路を示すが、このようにして
なる増幅回路においては入力電圧ｖＩと出力電圧■。の
関係は式（１）に示すようである。
ＯＰよりなる公知の増幅回路を示すが、このようにして
なる増幅回路においては入力電圧ｖＩと出力電圧■。の
関係は式（１）に示すようである。
Ｖ、−（Ｒｒ ／Ｒｔ ） ・■凰 ・・・・・
・・・・（１）しも・シながら、このように抵抗を用い
る増幅回路を半導体集積回路化（ＩＣ）する場合、高精
度（１チ以下）な抵抗をＩＣ内に形成することは困難と
なっている。一方、これ釦対して、近年研究開発が進め
られているスイッチとキャパシタによって等測的に抵抗
を実現するスイッチトキャパシタ回路の手法は、回路を
集積化する場合にキャパシタは抵抗に比してチップの面
積によって容量値が決定できることから、その値を正確
に達成し得るものとなっている。従って、精度、温度特
性などに対して特性のよい回路を得る手法として注目さ
れている。なお、第１図に示す入力抵抗ＲＩおよび帰還
抵抗孔ｆをスイッチトキャパシタ形等価抵抗ではなく、
モノリシック拡散抵抗などで実現しＩＣ化することも考
えられるが、抵抗値を高精度化し得ないばかりか、増幅
度の変更などについて応用性に欠けるものとなっており
、ＩＣ化のメリットを出しにくいものとなっている。
・・・・（１）しも・シながら、このように抵抗を用い
る増幅回路を半導体集積回路化（ＩＣ）する場合、高精
度（１チ以下）な抵抗をＩＣ内に形成することは困難と
なっている。一方、これ釦対して、近年研究開発が進め
られているスイッチとキャパシタによって等測的に抵抗
を実現するスイッチトキャパシタ回路の手法は、回路を
集積化する場合にキャパシタは抵抗に比してチップの面
積によって容量値が決定できることから、その値を正確
に達成し得るものとなっている。従って、精度、温度特
性などに対して特性のよい回路を得る手法として注目さ
れている。なお、第１図に示す入力抵抗ＲＩおよび帰還
抵抗孔ｆをスイッチトキャパシタ形等価抵抗ではなく、
モノリシック拡散抵抗などで実現しＩＣ化することも考
えられるが、抵抗値を高精度化し得ないばかりか、増幅
度の変更などについて応用性に欠けるものとなっており
、ＩＣ化のメリットを出しにくいものとなっている。
よって本発明の目的は、スイッチング周波数によって任
意の増幅度が得られ、しかもＩＣ化に好適とされたプロ
グラマプルスイッチトキャパシタ増幅器を供するにある
。
意の増幅度が得られ、しかもＩＣ化に好適とされたプロ
グラマプルスイッチトキャパシタ増幅器を供するにある
。
この目的のため本発明は、演算増幅器の帰還側に周波数
を可変として、逆位相のクロックで互いに動作するスイ
ッチトキャパシタ等価抵抗を並列接続する一方、その入
力側には周波数を可変として動作するスイッチトキャパ
シタ等価抵抗を接続するようにしたものである。また、
実施態様として入力側に接続されるスイッチトキャパシ
タ等価抵抗を、逆位相のクロックで動作し、しかも並列
接続された抵抗値同一の２つのキャパシタ等価抵抗を以
て構成するようにしたものである。
を可変として、逆位相のクロックで互いに動作するスイ
ッチトキャパシタ等価抵抗を並列接続する一方、その入
力側には周波数を可変として動作するスイッチトキャパ
シタ等価抵抗を接続するようにしたものである。また、
実施態様として入力側に接続されるスイッチトキャパシ
タ等価抵抗を、逆位相のクロックで動作し、しかも並列
接続された抵抗値同一の２つのキャパシタ等価抵抗を以
て構成するようにしたものである。
以下、本発明を第４図から第８図により説明するが、そ
の前にスイッチトキャパシタによる等価抵抗について簡
単に説明しておく。
の前にスイッチトキャパシタによる等価抵抗について簡
単に説明しておく。
第２図（ａ）〜（ｄ）はスイッチトキャパシタによって
如何に等価抵抗が得られるかを原理的に説明するための
ものである。第２図において端子■、■での電圧をそれ
ぞれｖｔ 、ｖｓ として同図（ａ）のようにスイッチ
Ｓ２をオンした状態ではキャパシタＣにはＱｓ ＝ＣＶ
ｌで表わされる電荷Ｑ：が充電されていることになる。
如何に等価抵抗が得られるかを原理的に説明するための
ものである。第２図において端子■、■での電圧をそれ
ぞれｖｔ 、ｖｓ として同図（ａ）のようにスイッチ
Ｓ２をオンした状態ではキャパシタＣにはＱｓ ＝ＣＶ
ｌで表わされる電荷Ｑ：が充電されていることになる。
この状態で次に同図Φ）のようにスイッチＳｌをオンさ
れると、キャパシタＣの電荷はＱ１＝ＣＶ１ となりＱ
ｔ とＱ２の差の電荷ΔＱが端子■よシ流れ込むことに
なる。即ち、電荷ΔＱは以下のようになる。
れると、キャパシタＣの電荷はＱ１＝ＣＶ１ となりＱ
ｔ とＱ２の差の電荷ΔＱが端子■よシ流れ込むことに
なる。即ち、電荷ΔＱは以下のようになる。
ΔＱ＝Ｑｔ Ｑｓ ＝Ｃ（Ｖｔ Ｖｚ ） −（
２）ここで再び同図（Ｃ）に示すようにスイッチＳｍが
オンされれば、キャパシタＣの電荷はＱｚ＝ＣＶｔとな
り弐〇）に示す電荷ΔＱと同量の電荷がキャパシタＣか
ら端子■に流出することは明らかである。
２）ここで再び同図（Ｃ）に示すようにスイッチＳｍが
オンされれば、キャパシタＣの電荷はＱｚ＝ＣＶｔとな
り弐〇）に示す電荷ΔＱと同量の電荷がキャパシタＣか
ら端子■に流出することは明らかである。
したがって、周期Ｔ的に上記動作を繰り返すようにすれ
ば、周期Ｔ的に電荷ΔＱがキャパシタＣを介し移動する
ことになり、結果的に端子■から端子■には式（３）で
示される電流ｉが平均的に流れることになるものである
。
ば、周期Ｔ的に電荷ΔＱがキャパシタＣを介し移動する
ことになり、結果的に端子■から端子■には式（３）で
示される電流ｉが平均的に流れることになるものである
。
ｉ＝ΔＱ／ Ｔ ＝ Ｃ（ＶＩ Ｖｚ ） ／ Ｔ
・”（３）一方、同図（ｄ）に示すように抵抗孔の両
端各々における電圧がそれぞれＶｌ、Ｖｌである場合、
抵抗Ｒに流れる電流ｉｌは以下のようになる。
・”（３）一方、同図（ｄ）に示すように抵抗孔の両
端各々における電圧がそれぞれＶｌ、Ｖｌである場合、
抵抗Ｒに流れる電流ｉｌは以下のようになる。
ｊ ｎ ＝ （Ｖｔ Ｖｔ ） ／Ｒ＝（４）ここで
１＝ｉＲとすれば、式（３）、 （４）より以下の式（
５）が得られるものである。
１＝ｉＲとすれば、式（３）、 （４）より以下の式（
５）が得られるものである。
Ｒ＝Ｔ／Ｃ＝１／（ｆＣ） ・・・・・・・・
・（５）但し、ｆはスイッチング周波数である。
・（５）但し、ｆはスイッチング周波数である。
即チ、スイッチトキャパシタによる等価抵抗は、キャパ
シタＣの容量値（Ｃ）とスイッチングの周期Ｔとの比で
決定され、周期Ｔを変えることによりキャパシタＣの容
量値を変えることカ（笛価抵抗を自由に変化させ得るも
のである。
シタＣの容量値（Ｃ）とスイッチングの周期Ｔとの比で
決定され、周期Ｔを変えることによりキャパシタＣの容
量値を変えることカ（笛価抵抗を自由に変化させ得るも
のである。
以上述べたスイッチトキャパシタ回路は基本的な回路で
あるが、実際には寄生容量の影響を受けにくい第３図（
ａ）、Φ）に示す回路などが用いられるものとなってい
る。なお、第３図（ａ）、伽）中φはクロックφの反転
されたものを示す。
あるが、実際には寄生容量の影響を受けにくい第３図（
ａ）、Φ）に示す回路などが用いられるものとなってい
る。なお、第３図（ａ）、伽）中φはクロックφの反転
されたものを示す。
さて、本発明について具体的に説明する。
第４図は第１図に示す増幅回路に対応する本発明による
スイッチトキャパシタ増幅器の一例での構成を示したも
のである。この図においてＲＩＮおよびＲｘ ｔは第３
図（荀に示すスイッチトキャパシタ等価抵抗であり、ｆ
、、ｆ、はそれぞれスイッチング用クロックの周波数と
なっている。また、Ｒｔ ２は第３図（ａ）に示すスイ
ッチトキャパシタ等価抵抗であるが、クロックはＲｕに
対するものの逆位相となっている。即ち、第５図に示す
如くになっている。なお、回路Ａは演算増幅器ＯＰの出
力をクロックφ６．（周波数ｆ、−でサンプリングする
サンプリングホールド回路であり、Ｃ１はそのホールド
キャパシタとなっている。
スイッチトキャパシタ増幅器の一例での構成を示したも
のである。この図においてＲＩＮおよびＲｘ ｔは第３
図（荀に示すスイッチトキャパシタ等価抵抗であり、ｆ
、、ｆ、はそれぞれスイッチング用クロックの周波数と
なっている。また、Ｒｔ ２は第３図（ａ）に示すスイ
ッチトキャパシタ等価抵抗であるが、クロックはＲｕに
対するものの逆位相となっている。即ち、第５図に示す
如くになっている。なお、回路Ａは演算増幅器ＯＰの出
力をクロックφ６．（周波数ｆ、−でサンプリングする
サンプリングホールド回路であり、Ｃ１はそのホールド
キャパシタとなっている。
以下、几＋１．Ｒａｔおよび帽、におけるキャノくシタ
は同一容量値として第４図に示す回路の動作を第６図に
より説明すれば、帽１およびＲｆ２には周波数ｆ、ｌの
スイッチング用のクロックφ、とその反転クロックＬが
４えられる一方、Ｒｆｌには周波数ｆｐのスイッチング
用のクロックφ、とその反転クロックφ、が与えられる
ものとなっている。
は同一容量値として第４図に示す回路の動作を第６図に
より説明すれば、帽１およびＲｆ２には周波数ｆ、ｌの
スイッチング用のクロックφ、とその反転クロックＬが
４えられる一方、Ｒｆｌには周波数ｆｐのスイッチング
用のクロックφ、とその反転クロックφ、が与えられる
ものとなっている。
なお、帰還形等価抵抗を２個並列接続し、各々の等価抵
抗をφ、とφ１によって動作させているのは、これは、
演算増幅器がオープンループとならないようにするため
である。
抗をφ、とφ１によって動作させているのは、これは、
演算増幅器がオープンループとならないようにするため
である。
さて、入力電圧Ｖ＋としてｉωｔが入力される場合を想
定して回路動作を説明すれば、時刻１．１での出力電圧
■。は以下のようになる。
定して回路動作を説明すれば、時刻１．１での出力電圧
■。は以下のようになる。
Ｒ１１中のキャパシタ容量
■。＝−一一一−−−７＝−−−・Ｖ＋ ・・・（６
）ＲＨ中のキャハンタ容量 また、時刻ＩＲ２ではφ、がオンとなることから、Ｒｌ
ｌ中のキャパシタ両端は接地され出力電圧Ｖ。
）ＲＨ中のキャハンタ容量 また、時刻ＩＲ２ではφ、がオンとなることから、Ｒｌ
ｌ中のキャパシタ両端は接地され出力電圧Ｖ。
は零となる。更に時刻ｔ、ｓではφ、がオンされること
から、出力電圧Ｖ、はポンプアップされ図からも判るよ
うＫ ２ ｓｉｎωｔとなる。更にまた時刻ｔ１４では
時刻１．と同様べして出力電圧Ｖ、は零となる。時刻ｔ
＋ｔｓでは時刻１．と同様にして更にポンプアップされ
出力電圧Ｖ、は３ｓｉａωｔとなり、時刻１．６では時
刻ｆ ｍ＠ 、 ｔ＊４と同様に出力電圧ｖ０は零と
なるものである。
から、出力電圧Ｖ、はポンプアップされ図からも判るよ
うＫ ２ ｓｉｎωｔとなる。更にまた時刻ｔ１４では
時刻１．と同様べして出力電圧Ｖ、は零となる。時刻ｔ
＋ｔｓでは時刻１．と同様にして更にポンプアップされ
出力電圧Ｖ、は３ｓｉａωｔとなり、時刻１．６では時
刻ｆ ｍ＠ 、 ｔ＊４と同様に出力電圧ｖ０は零と
なるものである。
即ち、スイッチング用のクロックφ１．φ６゜φ１．φ
、を第６図に示す如くに制御する場合は出力電圧■。は
図示の如くに変化することになり、クロ、ツクφ、がオ
ンする度に出力電圧ｖ６はポンプアップされ得る４ので
ある。したがって、結果的には次式（７）で示される出
力電圧Ｖ、が得られることになる。
、を第６図に示す如くに制御する場合は出力電圧■。は
図示の如くに変化することになり、クロ、ツクφ、がオ
ンする度に出力電圧ｖ６はポンプアップされ得る４ので
ある。したがって、結果的には次式（７）で示される出
力電圧Ｖ、が得られることになる。
・・・・・・・・・（７）
よってスイッチトキャパシタ用のキャパシタを全て同一
とする場合は、式（′Ｉ）は以下のようになる。
とする場合は、式（′Ｉ）は以下のようになる。
Ｖａ ＝”・Ｖ・
、 ・・・・・・・・・（８）第６図に
示す例ではｆ、＝３ ｆ、の関係があるので、出力電圧
Ｖ、とじては入力電圧Ｖ＋０３倍のものが得られるもの
である。第６図においては最終出力（３ｓｉｎωｔ）は
サンプリング用のクロックφ。によってサンプリングホ
ールド回路人でサンプリング出力Ｖ、とじでサンプリン
グされるが、最終出力をサンプリングするためにはクロ
ックφ６の周波数ｆ、０２倍の周波数ｆ＆、でサンプリ
ングすればよいことが判る。これは、第４図に示すよう
に演算増幅器の帰還抵抗を２個並列接続するようにした
効果によるものである。即ち、帰還抵抗に対するクロッ
クφ、、φ、の周波数ｆ、の２倍の周波数の分解能が得
られる。
示す例ではｆ、＝３ ｆ、の関係があるので、出力電圧
Ｖ、とじては入力電圧Ｖ＋０３倍のものが得られるもの
である。第６図においては最終出力（３ｓｉｎωｔ）は
サンプリング用のクロックφ。によってサンプリングホ
ールド回路人でサンプリング出力Ｖ、とじでサンプリン
グされるが、最終出力をサンプリングするためにはクロ
ックφ６の周波数ｆ、０２倍の周波数ｆ＆、でサンプリ
ングすればよいことが判る。これは、第４図に示すよう
に演算増幅器の帰還抵抗を２個並列接続するようにした
効果によるものである。即ち、帰還抵抗に対するクロッ
クφ、、φ、の周波数ｆ、の２倍の周波数の分解能が得
られる。
第７図は第４図における入力抵抗Ｒ１１に抵抗ＲＩｚを
並列に接続するようにしたものである。
並列に接続するようにしたものである。
ＲＩｔがＲｔｌと同様第３図（ａ）に示すものならば、
ＲｌｚはＲｔ ｚと同様第５図に示す、逆位相で動作す
る回路となる。勿論Ｒ１２に対するスイッチング用の周
波数はｆ、である。なお、サンプリングホールド回路Ｂ
は出力を多重化するためのものである。
ＲｌｚはＲｔ ｚと同様第５図に示す、逆位相で動作す
る回路となる。勿論Ｒ１２に対するスイッチング用の周
波数はｆ、である。なお、サンプリングホールド回路Ｂ
は出力を多重化するためのものである。
第７図においては周波数ｆ、、ｆ、の関係は２ ｆ、、
＝ｆβとされているが、この場合での出力電圧ｖ０は第
８図に示すようである。第８図からも判るように第７図
に示す回路による場合は、第６図において零電圧となっ
た時刻でも出力をポンプアップし得る。したがって、第
７図に示す回路においては第４図に示すものに比し２倍
の増幅度が得られることが判る。即ち、第７図に示す回
路での出力電圧Ｖ、は以下のように与えられるものであ
る。
＝ｆβとされているが、この場合での出力電圧ｖ０は第
８図に示すようである。第８図からも判るように第７図
に示す回路による場合は、第６図において零電圧となっ
た時刻でも出力をポンプアップし得る。したがって、第
７図に示す回路においては第４図に示すものに比し２倍
の増幅度が得られることが判る。即ち、第７図に示す回
路での出力電圧Ｖ、は以下のように与えられるものであ
る。
■。＝２−４Ｊ−Ｖ、 ８６０１６０９１．（９
）ａ 第８図にはサンプリング用のクロックφ１．□φ１．３
によるサンプリング出力（実線表示のものはφ１１、に
よるもの、一点鎖線表示のものはφ６．３によるもの）
が併せて示されているが、クロックφ１ φ１ によ
る場合はそれぞれ３ ｓｉｎωｔ。
）ａ 第８図にはサンプリング用のクロックφ１．□φ１．３
によるサンプリング出力（実線表示のものはφ１１、に
よるもの、一点鎖線表示のものはφ６．３によるもの）
が併せて示されているが、クロックφ１ φ１ によ
る場合はそれぞれ３ ｓｉｎωｔ。
ｓ２ ＊ ５４
ｓｉｎωｔに係るサンプリング出力が得られることは明
らかである。なお、クロックφ１．□〜φ６，４の周波
数ｆ ａｓｌ〜ｆ ｔｚｍ４は周波数ｆ、の２倍とされ
、周波数ｆ、の２倍の分解能が得られる。
らかである。なお、クロックφ１．□〜φ６，４の周波
数ｆ ａｓｌ〜ｆ ｔｚｍ４は周波数ｆ、の２倍とされ
、周波数ｆ、の２倍の分解能が得られる。
以上説明したように本発明は、演算増幅器の帰還側に周
波数をｆヶとして、逆位相のクロックで互いに動作する
スイッチトキャパシタ等価抵抗を並列接続する一方、そ
の入力側には周波数ｆ、で動作するスイッチトキャパシ
タ等価抵抗を接続することによって、増幅度（ｆ、／ｆ
、）のスイッテトキャパシタ増幅器を得るようにしたも
のである。したがって、本発明による場合は、ＩＣ化に
好適で、しかもスイッチング周波数によって任意の増幅
度が得られるという効果がある。
波数をｆヶとして、逆位相のクロックで互いに動作する
スイッチトキャパシタ等価抵抗を並列接続する一方、そ
の入力側には周波数ｆ、で動作するスイッチトキャパシ
タ等価抵抗を接続することによって、増幅度（ｆ、／ｆ
、）のスイッテトキャパシタ増幅器を得るようにしたも
のである。したがって、本発明による場合は、ＩＣ化に
好適で、しかもスイッチング周波数によって任意の増幅
度が得られるという効果がある。
第１図は、これまでの増幅回路の一例での構成を示す図
、第２図（ａ）〜（ｄ）は、スイッチトキャパシタによ
って如何に等価抵抗が得られるかを説明するための図、
第３図（ａ）、（ｂ）は、それぞれ寄生容量の影響を受
けにくいキャパシタ等価抵抗の構成を示す図、第４図は
、本発明によるスイッチトキャパシタ増幅器の一例での
構成を示す図、第５図は、第３図（ａ）に示すキャパシ
タ等価抵抗に対し逆位相のクロックで動作するキャパシ
タ等価抵抗を示す図、第６図は、第４図に示すスイッチ
トキャパシタ増幅器の動作を説明するための図、第７図
は、本発明によるスイッチトキャパシタ増幅器の一実施
態様での構成を示す図、第８図は、その動作を説明する
ための図である。 ＯＰ・・・演算増幅器、Ｒｈ 、 Ｒ１２、Ｒｔｔ 、
Ｒｔ２・・・スイッチトキャパシタ等価抵抗。
、第２図（ａ）〜（ｄ）は、スイッチトキャパシタによ
って如何に等価抵抗が得られるかを説明するための図、
第３図（ａ）、（ｂ）は、それぞれ寄生容量の影響を受
けにくいキャパシタ等価抵抗の構成を示す図、第４図は
、本発明によるスイッチトキャパシタ増幅器の一例での
構成を示す図、第５図は、第３図（ａ）に示すキャパシ
タ等価抵抗に対し逆位相のクロックで動作するキャパシ
タ等価抵抗を示す図、第６図は、第４図に示すスイッチ
トキャパシタ増幅器の動作を説明するための図、第７図
は、本発明によるスイッチトキャパシタ増幅器の一実施
態様での構成を示す図、第８図は、その動作を説明する
ための図である。 ＯＰ・・・演算増幅器、Ｒｈ 、 Ｒ１２、Ｒｔｔ 、
Ｒｔ２・・・スイッチトキャパシタ等価抵抗。
Claims (1)
- 【特許請求の範囲】 １、演算増幅器の帰還側に周波数を可変として互いに逆
位相のクロックで動作するスイッチトキャパシタ等価抵
抗を並列接続する一方、上記演算増幅器の入力側には周
波数を可変として該周波数のクロックで動作するスイッ
チトキャパシタ等価抵抗が接続されてなる構成を特徴と
するスイッチトキャパシタ増幅器。 ２、入力側に接続されるスイッチトキャパシタ等価抵抗
は、逆位相のクロックで互いに動作し、且つ並列接続さ
れた抵抗値同一の２つのキャパシタ等価抵抗として構成
される特許請求の範囲第１項記載のスイッチトキャパシ
タ増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15312184A JPS6132609A (ja) | 1984-07-25 | 1984-07-25 | スイツチトキヤパシタ増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15312184A JPS6132609A (ja) | 1984-07-25 | 1984-07-25 | スイツチトキヤパシタ増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6132609A true JPS6132609A (ja) | 1986-02-15 |
Family
ID=15555429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15312184A Pending JPS6132609A (ja) | 1984-07-25 | 1984-07-25 | スイツチトキヤパシタ増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132609A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8520404B2 (en) | 2009-02-09 | 2013-08-27 | Fujitsu Limited | Fixing member for fixing blindfold plate and method of fixing blindfold plate |
-
1984
- 1984-07-25 JP JP15312184A patent/JPS6132609A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8520404B2 (en) | 2009-02-09 | 2013-08-27 | Fujitsu Limited | Fixing member for fixing blindfold plate and method of fixing blindfold plate |
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