JPS6132467A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6132467A JPS6132467A JP15363584A JP15363584A JPS6132467A JP S6132467 A JPS6132467 A JP S6132467A JP 15363584 A JP15363584 A JP 15363584A JP 15363584 A JP15363584 A JP 15363584A JP S6132467 A JPS6132467 A JP S6132467A
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- 230000000295 complement effect Effects 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 abstract description 5
- 238000003475 lamination Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
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- 229910052710 silicon Inorganic materials 0.000 description 3
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Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は能動層が基板上に２層以上積層された積層形半
導体装置に関し、更に詳しくは積層形スタチックランダ
ムアクセスメモリ（Ｓｔａｔｉｃ ＲａｎｄｏｍＡｃｃ
ｅｓｓ Ｍｅｍｏｒｙ、 以下ＳＲＡＭと称す）セル
の構造に関する。
導体装置に関し、更に詳しくは積層形スタチックランダ
ムアクセスメモリ（Ｓｔａｔｉｃ ＲａｎｄｏｍＡｃｃ
ｅｓｓ Ｍｅｍｏｒｙ、 以下ＳＲＡＭと称す）セル
の構造に関する。
〔通常考えられる積層構造とその問題点〕第２図に相補
形ＳＲＡＭセルの２層構造概念図を示す。本図は一例と
して、多層の積層形半導体集積回路〔以下積層形Ｌ ８
Ｉ （Ｌａｒｇｅ ８ｃａｌｅＩｎｔｅｇｒａｔｉｏ
ｎ） と称す〕の一部の層を示している。
形ＳＲＡＭセルの２層構造概念図を示す。本図は一例と
して、多層の積層形半導体集積回路〔以下積層形Ｌ ８
Ｉ （Ｌａｒｇｅ ８ｃａｌｅＩｎｔｅｇｒａｔｉｏ
ｎ） と称す〕の一部の層を示している。
同図中央の一点鎖線１の下側の部分（下層）および１の
上側の部分（上層）はそれぞれ第に能動層および第（ｋ
＋１）能動層に対応する。ここでｋは能動層の層番号で
、１以上の整数とする。１１，２１゜３１．４１はｎ形
Ｍ０８ＦＦ、Ｔで、簡単のため、以下では、それぞれＴ
Ｌ１、ＴＬ２．ＴＬ３．ＴＬ４と呼ぶ。
上側の部分（上層）はそれぞれ第に能動層および第（ｋ
＋１）能動層に対応する。ここでｋは能動層の層番号で
、１以上の整数とする。１１，２１゜３１．４１はｎ形
Ｍ０８ＦＦ、Ｔで、簡単のため、以下では、それぞれＴ
Ｌ１、ＴＬ２．ＴＬ３．ＴＬ４と呼ぶ。
同様に１２．２２はｐ形ＭＯ８ＦＥＴで、それぞれＴＵ
１、ＴＵ２と呼ぶ。ＴＬＩとＴＵＩの対およびＴＬ２と
ＴＵ２の対はそれぞれ第１の相補形インバータおよび第
２の相補形インバータを構成し。
１、ＴＵ２と呼ぶ。ＴＬＩとＴＵＩの対およびＴＬ２と
ＴＵ２の対はそれぞれ第１の相補形インバータおよび第
２の相補形インバータを構成し。
一方のインバータの入力端子は他方のインバータの出力
端子に接続されている。１３ａ、１３ｂ、１３ｃけそれ
ぞれ第１のインバータの下層出力線、上層出力線、１３
ａと１３ｂを結ぶ垂直配線で、１３ａ。
端子に接続されている。１３ａ、１３ｂ、１３ｃけそれ
ぞれ第１のインバータの下層出力線、上層出力線、１３
ａと１３ｂを結ぶ垂直配線で、１３ａ。
１３ｂ 、１３ｃを総称して第１のインバータの出力線
と呼ぶ。同様に１４ａ、１４ｂ、１４ｃはそれぞれ第１
のインバータの下層入力線、上層入力線、および１４ａ
と１４ｂを結ぶ垂直配線で、１４ａ、１４ｂ。
と呼ぶ。同様に１４ａ、１４ｂ、１４ｃはそれぞれ第１
のインバータの下層入力線、上層入力線、および１４ａ
と１４ｂを結ぶ垂直配線で、１４ａ、１４ｂ。
１４ｃを総称して第１のインバータの入力線と呼ぶ。一
方、２３ａ、２３ｂ、２３ｃＦｉそれぞれ第２のインバ
ータの下層出力線、上層出力線、２３ａと２３ｂを結ぶ
垂直配線で、２３ ａ ｔ ２３ ｂ Ｔ ２３ ｃを
総称して第２のインバータの出力線と呼ぶ。同様に２４
ａ。
方、２３ａ、２３ｂ、２３ｃＦｉそれぞれ第２のインバ
ータの下層出力線、上層出力線、２３ａと２３ｂを結ぶ
垂直配線で、２３ ａ ｔ ２３ ｂ Ｔ ２３ ｃを
総称して第２のインバータの出力線と呼ぶ。同様に２４
ａ。
２４ｂ、２４ｃＦｉそれぞれ第２のインバータの下層入
力線、上層入力線、２４ａと２４ｂを結ぶ垂直線で、２
４ａ、２４ｂ、２４ｃを総称して、第２のインバータの
入力線と呼ぶ。３２と４２＃ｉビツト線対、５２はワー
ド線である。
力線、上層入力線、２４ａと２４ｂを結ぶ垂直線で、２
４ａ、２４ｂ、２４ｃを総称して、第２のインバータの
入力線と呼ぶ。３２と４２＃ｉビツト線対、５２はワー
ド線である。
次に第２図の積層形ＳＲＡＭを実現する一般的な方法を
以下に概略する。まず、第１のステップとして、下層の
能動層（例えばに＝１の能動層）を、通常の単結晶シリ
コン基板を用い、通常の集積回路プロセスで作成する。
以下に概略する。まず、第１のステップとして、下層の
能動層（例えばに＝１の能動層）を、通常の単結晶シリ
コン基板を用い、通常の集積回路プロセスで作成する。
但し、この場合、配線材料として、低抵抗、高融点金属
等を用いることが望ましい。次に、第２のステップとし
て、下層の素子等と次に作成する上層の能動層（例えば
に＝２の能動層）中の素子と電気的に接続するために、
垂直配＄１３ｃ、１４ｃ、２３ｃ、２４ｃを作成する。
等を用いることが望ましい。次に、第２のステップとし
て、下層の素子等と次に作成する上層の能動層（例えば
に＝２の能動層）中の素子と電気的に接続するために、
垂直配＄１３ｃ、１４ｃ、２３ｃ、２４ｃを作成する。
最後に、第３のステップとして、良く知られた８ ０
Ｉ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）技
術を用い、下層の能動層上にＳＯＩ層を形成し、この８
０Ｉ層を用い、素子を作り、上層の能動層とする。
Ｉ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）技
術を用い、下層の能動層上にＳＯＩ層を形成し、この８
０Ｉ層を用い、素子を作り、上層の能動層とする。
次に第２図のＳＲＡＭを構築するその他の方法を概略す
る。まず上層（ｓｒ＝２）および下層（ｋ＝“１）の能
動層を、同時に、前記した第１のステップ、第２のステ
ップを用いて形成する。次に、場合によっては、所望の
チップサイズにダイシングしておき、上層と下層の能動
層を重ね合せ、拡散溶接などの技術を用いて、上下の能
動層中の素子を互い忙電気的に、垂直配線を介して接続
する。
る。まず上層（ｓｒ＝２）および下層（ｋ＝“１）の能
動層を、同時に、前記した第１のステップ、第２のステ
ップを用いて形成する。次に、場合によっては、所望の
チップサイズにダイシングしておき、上層と下層の能動
層を重ね合せ、拡散溶接などの技術を用いて、上下の能
動層中の素子を互い忙電気的に、垂直配線を介して接続
する。
以上の説明から明らかなように、積層形ＳＲＡＭセルは
通常の平面的に配置されたＳＲＡＭセルに比べ、高密度
集積化ができるという優れた特徴がある。しかし、第２
図に示すように、単一セル内に上下の能動層を結ぶ垂直
配線が少なくとも４個存在する。これが集積形ＳＲＡＭ
Ｌ８ Ｉの歩留り劣化の要因となる。
通常の平面的に配置されたＳＲＡＭセルに比べ、高密度
集積化ができるという優れた特徴がある。しかし、第２
図に示すように、単一セル内に上下の能動層を結ぶ垂直
配線が少なくとも４個存在する。これが集積形ＳＲＡＭ
Ｌ８ Ｉの歩留り劣化の要因となる。
本発明の目的は積層形ＳＲＡＭセル中に必要々り個の垂
直配線を半減させ、面積７−５１クタの向上と歩留シの
改善を図る新しい積層形ＳＲ，ＡＭセルの構成を提供す
ることにある。
直配線を半減させ、面積７−５１クタの向上と歩留シの
改善を図る新しい積層形ＳＲ，ＡＭセルの構成を提供す
ることにある。
本発明は能動層が多層に積層された多層の半導体集積回
路の第に能動層（ｋｔ／′ｉ１以上の整数）中に形成さ
れたトランジスタＴＬ１、ＴＬ２および第（ｋ＋１）能
動層中で該ＴＬＩ 、ＴＬ２とは異なる極性のＦランジ
スタＴＵ１、ＴＵ２を少々くとも備え、’ｒＬ１とＴＵ
Ｉより成る第１の相補形インバータとＴＬ２とＴＵ２よ
り成る第２の相補形インバータを形成し、かつ第に能動
層と第（ｋ＋１）能動層を互いに結ぶ２つの垂直配線を
１つずつ用すて、第１のインバータの出力線とＭ２のイ
ンバータの出力線を形成し、第１のインバータを構成す
るＴＬＩとＴＵｌの入力線を第２のインバータの出力線
を介して接続し、第２のインバータを構成するＴＬ２と
ＴＵ２０入力線を第１のインバータの出力線を介して接
続することを特徴とする半導体記憶装置である。
路の第に能動層（ｋｔ／′ｉ１以上の整数）中に形成さ
れたトランジスタＴＬ１、ＴＬ２および第（ｋ＋１）能
動層中で該ＴＬＩ 、ＴＬ２とは異なる極性のＦランジ
スタＴＵ１、ＴＵ２を少々くとも備え、’ｒＬ１とＴＵ
Ｉより成る第１の相補形インバータとＴＬ２とＴＵ２よ
り成る第２の相補形インバータを形成し、かつ第に能動
層と第（ｋ＋１）能動層を互いに結ぶ２つの垂直配線を
１つずつ用すて、第１のインバータの出力線とＭ２のイ
ンバータの出力線を形成し、第１のインバータを構成す
るＴＬＩとＴＵｌの入力線を第２のインバータの出力線
を介して接続し、第２のインバータを構成するＴＬ２と
ＴＵ２０入力線を第１のインバータの出力線を介して接
続することを特徴とする半導体記憶装置である。
〔実施例〕 、
第１図に本発明の積層形・相補形ＳＲＡＭセルの模式図
を示す。本図は多層構造を有する積層形ＬＳＩの一部の
層を示している。同図中央の一点鎖線１の下側の部分（
Ｆ層）および１の上側の部分（上層）ｔＩ′ｉそれぞれ
第に能動層および第（ｋ＋ｔ ）能動層に対応する。こ
こでｋは能動層の層番号で、１以上の整数とする。１１
，２１，３１．４１はｎ形Ｍ０８ＦＥＴで、簡単なため
、以下ではそれぞれＴＬ １ 、ＴＬ２ 、ＴＬ３ 、
ＴＬ４と呼ぶ。同様に１２．２２はｐ形ＭＯ８ＦＥＴで
、それぞれＴＵＩ。
を示す。本図は多層構造を有する積層形ＬＳＩの一部の
層を示している。同図中央の一点鎖線１の下側の部分（
Ｆ層）および１の上側の部分（上層）ｔＩ′ｉそれぞれ
第に能動層および第（ｋ＋ｔ ）能動層に対応する。こ
こでｋは能動層の層番号で、１以上の整数とする。１１
，２１，３１．４１はｎ形Ｍ０８ＦＥＴで、簡単なため
、以下ではそれぞれＴＬ １ 、ＴＬ２ 、ＴＬ３ 、
ＴＬ４と呼ぶ。同様に１２．２２はｐ形ＭＯ８ＦＥＴで
、それぞれＴＵＩ。
ＴＵ２と呼ぶ。ＴＬＩとＴＵＩの対、およびＴＬ２とＴ
Ｕ２の対はそれぞれ相補形インバータ１、および相補形
インバータ２を構成する。、、１３ａ、１３ｂ。
Ｕ２の対はそれぞれ相補形インバータ１、および相補形
インバータ２を構成する。、、１３ａ、１３ｂ。
１３ｃはそれぞれインバータ１の下層出力線、上層出力
線、１３ａと１３ｂを結ぶ垂直配線で、総称してインバ
ータｌの出力線と呼ぶ。同様に２３ａ。
線、１３ａと１３ｂを結ぶ垂直配線で、総称してインバ
ータｌの出力線と呼ぶ。同様に２３ａ。
２３ｂ、２３ｃはそれぞれインバータ２の下層配線、上
層配線、２３ａと２３５ｒ−結ぶ垂直配線で、２３ａ、
２３ｂ、２３ｃを総称してインバータ２の出力線と呼ぶ
。１５ａおよび１５Ｉ）はそれぞれインバータ１の下層
入力線お・よび上層入力線、２５ａおよび２５ｂはそれ
ぞれインバータ２の下層入力線および上層入力線である
。３２．４２はビット線対、５２はワード線である。
層配線、２３ａと２３５ｒ−結ぶ垂直配線で、２３ａ、
２３ｂ、２３ｃを総称してインバータ２の出力線と呼ぶ
。１５ａおよび１５Ｉ）はそれぞれインバータ１の下層
入力線お・よび上層入力線、２５ａおよび２５ｂはそれ
ぞれインバータ２の下層入力線および上層入力線である
。３２．４２はビット線対、５２はワード線である。
次に上層と下層を積層する積層プロセスを簡単に説明す
る。まず上層および下層の所定の位置にＡＪあるいはＡ
ｕ等の金属バンプを設ける。次に上層と下層を対向させ
、所定の金属バンプ同志を接触させ、熱と圧力を加える
ことにより、上層と下層の金属バンプ同志は熱圧着され
、電気的接続が施され、垂直配置３ｃ、２３ｃｆ：形成
する。熱圧着の条件として例えば、面積が１００平方ミ
クロン程度のＡｕバンプと同サイズのＡｕバンプの場合
、約３００℃のＮ２零囲気中で、バンプ当り約６０〜・
ｆの圧力を約３０分間加えることにより、十分な電気的
接続が施される。
る。まず上層および下層の所定の位置にＡＪあるいはＡ
ｕ等の金属バンプを設ける。次に上層と下層を対向させ
、所定の金属バンプ同志を接触させ、熱と圧力を加える
ことにより、上層と下層の金属バンプ同志は熱圧着され
、電気的接続が施され、垂直配置３ｃ、２３ｃｆ：形成
する。熱圧着の条件として例えば、面積が１００平方ミ
クロン程度のＡｕバンプと同サイズのＡｕバンプの場合
、約３００℃のＮ２零囲気中で、バンプ当り約６０〜・
ｆの圧力を約３０分間加えることにより、十分な電気的
接続が施される。
第１図から明らかなように、インバータ２の出力線（２
３ａ、２３ｂ、２３ｃ）？″ｔｔインバータ１力線の一
部を、またインバータ１の出力線（１３ａ、１３ｂ。
３ａ、２３ｂ、２３ｃ）？″ｔｔインバータ１力線の一
部を、またインバータ１の出力線（１３ａ、１３ｂ。
１３ｃ）はインバータ２０入力線の一部を兼ねている。
このため、第２図に示した積層形ＳＲＡＭセルのインバ
ータが入力線と出力線とでは独立に垂直配線を備えてい
たのに対し、本発明の積層形ＳＲＡＭセルのインバータ
は１の垂直配線を備えるのみで良い。従って、セル当り
の垂直配線の数は第１図のＳＲ，ＡＭセルが４個である
のに対し、本発明の８ＲＡＭセルでは２個となり、半減
させることができる。従って、面積ファクタの向上のみ
ばかりか、歩留りの飛躍的向上を図ることが可能となる
。
ータが入力線と出力線とでは独立に垂直配線を備えてい
たのに対し、本発明の積層形ＳＲＡＭセルのインバータ
は１の垂直配線を備えるのみで良い。従って、セル当り
の垂直配線の数は第１図のＳＲ，ＡＭセルが４個である
のに対し、本発明の８ＲＡＭセルでは２個となり、半減
させることができる。従って、面積ファクタの向上のみ
ばかりか、歩留りの飛躍的向上を図ることが可能となる
。
以上、本発明の積層形・相補形８ Ｒ，Ａ Ｍセルをシ
リコンのＭＯ８ＦＥＴ’ｉ用いて説明したが、本発明は
これに限定されるものではない。即ち、バイポーラトラ
ンジスタやＧａＡｓのｆｔｆｒｊｓ、 Ｆ Ｅ Ｔ等、
他のタイプの能動素子やシリコン以外の他の物質を用い
てもかまわ々い。
リコンのＭＯ８ＦＥＴ’ｉ用いて説明したが、本発明は
これに限定されるものではない。即ち、バイポーラトラ
ンジスタやＧａＡｓのｆｔｆｒｊｓ、 Ｆ Ｅ Ｔ等、
他のタイプの能動素子やシリコン以外の他の物質を用い
てもかまわ々い。
前述したように、第２図のＳＲＡＭセルの垂直配線が４
個に対し、本発明の８ＲＡＭセルの垂直配線数は２個で
、半減している。このため、面積ファクタが向上し、歩
留りが改善される。
個に対し、本発明の８ＲＡＭセルの垂直配線数は２個で
、半減している。このため、面積ファクタが向上し、歩
留りが改善される。
第１図は本発明の積層形・相補形Ｓ ＲＡＭセルの構成
図、第２図は従来の積層形・相補形ＳＲＡＭセルの構成
図である。両図において、１１，２１゜３１．４１はｎ
ＹｅＭＯ８ＦＥＴ、１２．２２はｐ形Ｍ０８ＦＢＴ１
１３ａ、１３ｂ、１３ｃ、２３ａ、２３ｂ、２３ｃは出
力線、１５ａ、１５ｂ、２５ａ、２５ｂ、１４ａ、１４
ｂ。 １４ｃ、２４ａ、２４ｂ、２４ｃは入力線、３２．４２
ｔ’ｊビツト線対、５２Ｆｉワード線、１は上層能動層
と下層能動層の境界線である。 ２１ ： ＴＬ２ ３１ ： ＴＬ３ ４１ 二 ＴＬ４ １２：ＴＬＪＩ 燦 ２ 図 １１ 二 ＴＬＩ ２１ ： ＴＬ２ ３１ ： ＴＬ３ ４？ ： ＴＬ４
図、第２図は従来の積層形・相補形ＳＲＡＭセルの構成
図である。両図において、１１，２１゜３１．４１はｎ
ＹｅＭＯ８ＦＥＴ、１２．２２はｐ形Ｍ０８ＦＢＴ１
１３ａ、１３ｂ、１３ｃ、２３ａ、２３ｂ、２３ｃは出
力線、１５ａ、１５ｂ、２５ａ、２５ｂ、１４ａ、１４
ｂ。 １４ｃ、２４ａ、２４ｂ、２４ｃは入力線、３２．４２
ｔ’ｊビツト線対、５２Ｆｉワード線、１は上層能動層
と下層能動層の境界線である。 ２１ ： ＴＬ２ ３１ ： ＴＬ３ ４１ 二 ＴＬ４ １２：ＴＬＪＩ 燦 ２ 図 １１ 二 ＴＬＩ ２１ ： ＴＬ２ ３１ ： ＴＬ３ ４？ ： ＴＬ４
Claims (1)
- 能動層が多層に積層された多層の半導体集積回路の第
ｋ能動層（ｋは１以上の整数）中に形成されたトランジ
スタＴＬ１、ＴＬ２および第（ｋ＋１）能動層中で該Ｔ
Ｌ１、ＴＬ２とは異なる極性のトランジスタＴＵ１、Ｔ
Ｕ２を少なくとも備え、ＴＬ１とＴＵ１より成る第１の
相補形インバータとＴＬ２とＴＵ２より成る第２の相補
形インバータを形成し、かつ第ｋ能動層と第（ｋ＋１）
能動層を互いに結ぶ２つの垂直配線を１つずつ用いて第
１のインバータの出力線と第２のインバータの出力線を
形成し、第１のインバータを構成するＴＬ１とＴＵ１の
入力線を第２のインバータの出力線を介して接続し、第
２のインバータを構成するＴＬ２とＴＵ２の入力線を第
１のインバータの出力線を介して接続することを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59153635A JPH0665228B2 (ja) | 1984-07-24 | 1984-07-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59153635A JPH0665228B2 (ja) | 1984-07-24 | 1984-07-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6132467A true JPS6132467A (ja) | 1986-02-15 |
| JPH0665228B2 JPH0665228B2 (ja) | 1994-08-22 |
Family
ID=15566820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59153635A Expired - Lifetime JPH0665228B2 (ja) | 1984-07-24 | 1984-07-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0665228B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221654A (ja) * | 1988-07-08 | 1990-01-24 | Mitsubishi Electric Corp | スタティックランダムアクセスメモリ装置 |
-
1984
- 1984-07-24 JP JP59153635A patent/JPH0665228B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221654A (ja) * | 1988-07-08 | 1990-01-24 | Mitsubishi Electric Corp | スタティックランダムアクセスメモリ装置 |
| US5001539A (en) * | 1988-07-08 | 1991-03-19 | Mitsubishi Denki Kabushiki Kaisha | Multiple layer static random access memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0665228B2 (ja) | 1994-08-22 |
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