JPS6131615B2 - - Google Patents
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- JPS6131615B2 JPS6131615B2 JP18640881A JP18640881A JPS6131615B2 JP S6131615 B2 JPS6131615 B2 JP S6131615B2 JP 18640881 A JP18640881 A JP 18640881A JP 18640881 A JP18640881 A JP 18640881A JP S6131615 B2 JPS6131615 B2 JP S6131615B2
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- programmable element
- semiconductor
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、例えば半導体PROM(プログラマブ
ル・リード・オンリ・メモリ)装置、あるいはリ
ダンダンシイ回路等に使用されるプログラマブル
素子に関する。
ル・リード・オンリ・メモリ)装置、あるいはリ
ダンダンシイ回路等に使用されるプログラマブル
素子に関する。
近年、プログラマブル素子、いわゆるPROM素
子を含む半導体LSI(大規模集積回路)の需要が
増大している。上記PROM素子はPROM・LSIと
してだけではなく、メモリLSIや論理LSIのリダ
ンダンシイ回路すなわち不良救済回路の一部とし
て使用されるに至つている。
子を含む半導体LSI(大規模集積回路)の需要が
増大している。上記PROM素子はPROM・LSIと
してだけではなく、メモリLSIや論理LSIのリダ
ンダンシイ回路すなわち不良救済回路の一部とし
て使用されるに至つている。
従来のPROM素子、特に通常導通状態でプログ
ラム後に非導通状態になるようなPROM素子の代
表的なものは、フユーズ溶断方式のものであり、
その溶断方式としては、例えば電流によるもの
〓〓〓〓
や、レーザによるものが使用されている。
ラム後に非導通状態になるようなPROM素子の代
表的なものは、フユーズ溶断方式のものであり、
その溶断方式としては、例えば電流によるもの
〓〓〓〓
や、レーザによるものが使用されている。
フユーズ溶断方式のPROM素子の等価回路を第
1図aに、構造の例を第1図bに示す。上記電流
溶断方式の場合は、端子1,2の間に数十mA、
数msecの電流パルスをフユーズ部3に流す。こ
の様に大きな電流駆動には大きな面積のトランジ
スタを要する為、高集積MOS・LSIに適用するに
は困難があつた。一方、レーザ溶断方式のPROM
素子では1プログラム当り0.6μJ程度のエネル
ギーが必要なことが知られている。
1図aに、構造の例を第1図bに示す。上記電流
溶断方式の場合は、端子1,2の間に数十mA、
数msecの電流パルスをフユーズ部3に流す。こ
の様に大きな電流駆動には大きな面積のトランジ
スタを要する為、高集積MOS・LSIに適用するに
は困難があつた。一方、レーザ溶断方式のPROM
素子では1プログラム当り0.6μJ程度のエネル
ギーが必要なことが知られている。
ところで一般にフユーズ溶断方式のPROM素子
は、単にフユーズを溶融するエネルギー以外に、
フユーズを構成している物質を追し流したり、吹
き飛ばしたり、あるいは蒸発させたりして切断す
るためのエネルギーを要する為、プログラム時に
大きなエネルギーを消費する。またフユーズ素子
は溶断時、保護膜で被ふくしておけないこと、フ
ユーズを構成している物質が素子全体に飛散する
こと、あるいは多大なエネルギーのためフユーズ
素子周囲に熱ダメージを与え易い等、信頼性を低
下させる様な要因を多く含んでいる。
は、単にフユーズを溶融するエネルギー以外に、
フユーズを構成している物質を追し流したり、吹
き飛ばしたり、あるいは蒸発させたりして切断す
るためのエネルギーを要する為、プログラム時に
大きなエネルギーを消費する。またフユーズ素子
は溶断時、保護膜で被ふくしておけないこと、フ
ユーズを構成している物質が素子全体に飛散する
こと、あるいは多大なエネルギーのためフユーズ
素子周囲に熱ダメージを与え易い等、信頼性を低
下させる様な要因を多く含んでいる。
その他に、従来のPROM素子は、プログラムに
よつて単にon(オン)がoff(オフ)になるか、
あるいはoffがonになるかするもの以外は知られ
ていない。例えばリダンダンシイ回路等で必要な
一方がonからoffになると同時に、他方がoffから
onになるような素子が必要な場合は、2つの異
種の素子を用意しこれらを同時にプログラムする
必要があつた。この方法では2つの素子を用意す
るため、面積的にも不利であり、2ケ所のプログ
ラムを行なうため、エネルギー面、信頼性面でも
不利であり、新しい多機能のPROM素子が望まれ
ている。
よつて単にon(オン)がoff(オフ)になるか、
あるいはoffがonになるかするもの以外は知られ
ていない。例えばリダンダンシイ回路等で必要な
一方がonからoffになると同時に、他方がoffから
onになるような素子が必要な場合は、2つの異
種の素子を用意しこれらを同時にプログラムする
必要があつた。この方法では2つの素子を用意す
るため、面積的にも不利であり、2ケ所のプログ
ラムを行なうため、エネルギー面、信頼性面でも
不利であり、新しい多機能のPROM素子が望まれ
ている。
本発明は上記欠点を解消するためになされたも
ので、本発明の第1の目的は、プログラム時のエ
ネルギー消費を低減したプログラマブル素子を提
供するにある。本発明の第2の目的は、信頼性に
すぐれ、設計余裕度の高いプログラマブル素子を
提供するにある。本発明の第3の目的は多機能な
プログラマブル素子を提供するにある。本発明の
プログラマブル素子は、第1導電型を有する半導
体で形成された半導体層の一部に、該第1導電型
とは反対の第2の導電型を与えるような不純物を
前記半導体層の不純物濃度よりも濃くドープして
おき、これに熱処理を加える事により、第1導電
型と第2導電型の接合面を移動させ、前記半導体
層の導電性を減少させる事を主なる特徴としてい
る。
ので、本発明の第1の目的は、プログラム時のエ
ネルギー消費を低減したプログラマブル素子を提
供するにある。本発明の第2の目的は、信頼性に
すぐれ、設計余裕度の高いプログラマブル素子を
提供するにある。本発明の第3の目的は多機能な
プログラマブル素子を提供するにある。本発明の
プログラマブル素子は、第1導電型を有する半導
体で形成された半導体層の一部に、該第1導電型
とは反対の第2の導電型を与えるような不純物を
前記半導体層の不純物濃度よりも濃くドープして
おき、これに熱処理を加える事により、第1導電
型と第2導電型の接合面を移動させ、前記半導体
層の導電性を減少させる事を主なる特徴としてい
る。
この構造では、プログラムする際、不純物が拡
散する程度のエネルギーを加えれば良く、従来と
異なつて物質を切断する必要はない。従つて低消
費エネルギーでプログラム出来、プログラマブル
素子を保護膜でおおつておけるため、高信頼性を
有する回路が実現される。また、P型、N型半導
体を適当に配置する事により、一方向の電流経路
がoffからonへ、他の方向の電流経路はonからoff
へ一度にプログラム出来る高機能のプログラマブ
ル素子の実現も可能である。
散する程度のエネルギーを加えれば良く、従来と
異なつて物質を切断する必要はない。従つて低消
費エネルギーでプログラム出来、プログラマブル
素子を保護膜でおおつておけるため、高信頼性を
有する回路が実現される。また、P型、N型半導
体を適当に配置する事により、一方向の電流経路
がoffからonへ、他の方向の電流経路はonからoff
へ一度にプログラム出来る高機能のプログラマブ
ル素子の実現も可能である。
第2図に本発明の実施例を示す。プログラム前
の本発明のPROM素子の実施例が第2図aであ
る。ここでは前記第1導電型としてP型、第2導
電型としてN型の例を示すが、反対の構成も可能
である。P型半導体で形成された領域21の一部
23に、P、As、Sb等の不純物を、P型半導体
領域21の不純物濃度よりも濃くドープし、N+
型の半導体領域23を形成する。この際P型領域
21及びN+型領域23は、技術的には単結晶シ
リコン、多結晶シリコン、非晶質シリコン等で形
成する事が容易と思われるが、他の半導体でも良
く、形は辺が曲線で与えられても良い。また、寄
生的な電流路をなくすため、絶縁膜上に領域21
を形成する事が望ましいが、この場合ならば例え
ばN型半導体中に領域21をうめ込んでも良い。
その他本実施例では領域23が、領域21の上方
表面の一部をしめているが、これは、下方表面で
も、側方表面でもあるいは、内部であつても良い
事は言うまでもない。
の本発明のPROM素子の実施例が第2図aであ
る。ここでは前記第1導電型としてP型、第2導
電型としてN型の例を示すが、反対の構成も可能
である。P型半導体で形成された領域21の一部
23に、P、As、Sb等の不純物を、P型半導体
領域21の不純物濃度よりも濃くドープし、N+
型の半導体領域23を形成する。この際P型領域
21及びN+型領域23は、技術的には単結晶シ
リコン、多結晶シリコン、非晶質シリコン等で形
成する事が容易と思われるが、他の半導体でも良
く、形は辺が曲線で与えられても良い。また、寄
生的な電流路をなくすため、絶縁膜上に領域21
を形成する事が望ましいが、この場合ならば例え
ばN型半導体中に領域21をうめ込んでも良い。
その他本実施例では領域23が、領域21の上方
表面の一部をしめているが、これは、下方表面で
も、側方表面でもあるいは、内部であつても良い
事は言うまでもない。
次に、プログラム時に熱処理を加えると、領域
23と領域21の境界面22は、領域23を大き
くする方向に移動する。この結果、第2図bのよ
うな構造体に変化する。さて、プログラム前、A
−A′間は導電性が高いが、プログラム後は接合
24,25で形成されるpnp接合のため、極めて
低い導電性を示すようになる。この原理を理用し
てPROM素子が製作できる。ここで、プログラム
後必ずしもA−A′間が、完全にN型半導体によ
つてしや断されてしまう必要はなく、P型領域が
減少するため、A−A′間の導電性が確実に減少
〓〓〓〓
するので、on時とoff時の抵抗変化の少ない
PROM素子の実現も可能である。
23と領域21の境界面22は、領域23を大き
くする方向に移動する。この結果、第2図bのよ
うな構造体に変化する。さて、プログラム前、A
−A′間は導電性が高いが、プログラム後は接合
24,25で形成されるpnp接合のため、極めて
低い導電性を示すようになる。この原理を理用し
てPROM素子が製作できる。ここで、プログラム
後必ずしもA−A′間が、完全にN型半導体によ
つてしや断されてしまう必要はなく、P型領域が
減少するため、A−A′間の導電性が確実に減少
〓〓〓〓
するので、on時とoff時の抵抗変化の少ない
PROM素子の実現も可能である。
第3図には、第1図に示した実施例の製作法の
例を示す。即ち第3図aの如く、シリコン基板3
0を酸化して厚さ約1μmの二酸化シリコン膜3
1を形成し、さらに、その上にP型多結晶シリコ
ン層32を厚さ約5000Å成長させる。次に、第3
図bに示した様に上記P型多結晶シリコン層32
上に形成させられた二酸化シリコン膜33の一部
に、フオトリソグラフイ技術を使用して開けられ
た窓を通して、例えばAsを約1000Å拡散し、N+
型半導体領域34を作り込む。引き続き、第3図
cの如く、P型多結晶シリコン層32と電気的接
続のある厚さ約8000ÅのAl(アルミニウム)線
35を配置し、その上を二酸化シリコンで形成さ
れた厚さ約1μmの保護膜36でおおう。このよ
うに作られた素子をプログラムする際は、例え
ば、第3図dに示すようにレーザ又は電子線又は
イオンビーム37を上方から照射し、熱を加え、
N+型半導体中に含まれる不純物を拡散させれば
よい。
例を示す。即ち第3図aの如く、シリコン基板3
0を酸化して厚さ約1μmの二酸化シリコン膜3
1を形成し、さらに、その上にP型多結晶シリコ
ン層32を厚さ約5000Å成長させる。次に、第3
図bに示した様に上記P型多結晶シリコン層32
上に形成させられた二酸化シリコン膜33の一部
に、フオトリソグラフイ技術を使用して開けられ
た窓を通して、例えばAsを約1000Å拡散し、N+
型半導体領域34を作り込む。引き続き、第3図
cの如く、P型多結晶シリコン層32と電気的接
続のある厚さ約8000ÅのAl(アルミニウム)線
35を配置し、その上を二酸化シリコンで形成さ
れた厚さ約1μmの保護膜36でおおう。このよ
うに作られた素子をプログラムする際は、例え
ば、第3図dに示すようにレーザ又は電子線又は
イオンビーム37を上方から照射し、熱を加え、
N+型半導体中に含まれる不純物を拡散させれば
よい。
前記熱処理の方法は、レーザ等のビームを外部
から与える以外に、第4図に示すように端面4
1,42間に電流を流し、自己抵抗熱によつてP
型半導体領域44に設けられたN+型半導体領域
43中の不純物を拡散させる事も考えられる。あ
るいは、第5図に示すように熱処理を加えるべき
部分55に絶縁膜52を介してMo、W、Pt、
Ni、Ti、MoSi2、WSi2、PtSi2、NiSi2等の高融点
金属又は単結晶又は多結晶のシリコン配線で形成
された線(抵抗体)50を配置しておき、これに
電流を流して熱を発生させ、この熱を利用して、
N+型半導体領域55中の不純物を拡散させても
良い。
から与える以外に、第4図に示すように端面4
1,42間に電流を流し、自己抵抗熱によつてP
型半導体領域44に設けられたN+型半導体領域
43中の不純物を拡散させる事も考えられる。あ
るいは、第5図に示すように熱処理を加えるべき
部分55に絶縁膜52を介してMo、W、Pt、
Ni、Ti、MoSi2、WSi2、PtSi2、NiSi2等の高融点
金属又は単結晶又は多結晶のシリコン配線で形成
された線(抵抗体)50を配置しておき、これに
電流を流して熱を発生させ、この熱を利用して、
N+型半導体領域55中の不純物を拡散させても
良い。
第6図には、第4図で示したPROM素子を行列
配列したメモリ・セル・アレイを示す。
配列したメモリ・セル・アレイを示す。
Ri(i=1、2、………)とCj(j=1、
2、………)の配線間に電圧を印加し、PROM素
子Sijに大電流を流す事により、Sijを非導通にす
る事が出来RiとCjの選択を適切に行なう事によ
り、PROM・LSIが実現できる。
2、………)の配線間に電圧を印加し、PROM素
子Sijに大電流を流す事により、Sijを非導通にす
る事が出来RiとCjの選択を適切に行なう事によ
り、PROM・LSIが実現できる。
第7図は、P型半導体61、N型半導体62を
適当に配置するPROM素子の応用である。即ち、
第7図aはプログラム前の素子で、B−B′方向は
導通があり、C−C′方向は導通がない。プログ
ラム後第7図bの様になり、今度はB−B′方向は
導通がなく、C−C′方向は導通がある。このよ
うに複合した機能の実現も可能である。
適当に配置するPROM素子の応用である。即ち、
第7図aはプログラム前の素子で、B−B′方向は
導通があり、C−C′方向は導通がない。プログ
ラム後第7図bの様になり、今度はB−B′方向は
導通がなく、C−C′方向は導通がある。このよ
うに複合した機能の実現も可能である。
第8図には、第7図に示した複合機能を有する
PROM素子を応用し得るリダンダンシイ回路例を
示す。リダンダンシイ回路80の電源線81は、
通常は接地電位に接続され、リダンダンシイ回路
80を動作させる時には高電圧(VDD)に接続さ
れるようなスイツチSに接続されている。このス
イツチSに対して、上記PROM素子を適用するパ
ターンレイアウト例を第9図及び第10図に示
す。第9図に於てN+半導体層の1部93とP型
半導体層の1部94は金属線90によつて電気的
に短絡されている。この構成は、P、N両層の交
差部の加熱により、第8図のスイツチSが切り換
わる。
PROM素子を応用し得るリダンダンシイ回路例を
示す。リダンダンシイ回路80の電源線81は、
通常は接地電位に接続され、リダンダンシイ回路
80を動作させる時には高電圧(VDD)に接続さ
れるようなスイツチSに接続されている。このス
イツチSに対して、上記PROM素子を適用するパ
ターンレイアウト例を第9図及び第10図に示
す。第9図に於てN+半導体層の1部93とP型
半導体層の1部94は金属線90によつて電気的
に短絡されている。この構成は、P、N両層の交
差部の加熱により、第8図のスイツチSが切り換
わる。
第10図aでは、プログラム前P型半導体層1
02を介してP+型層100はN+型層101と離
れているが、プログラム時、N+半導体領域10
1が拡大し、第10図bの如くP+N+接合103
を形成するに至る。このP+N+接合103は逆接
合耐圧が小さいため、端子104は電源VDDとは
電気的に接続される。
02を介してP+型層100はN+型層101と離
れているが、プログラム時、N+半導体領域10
1が拡大し、第10図bの如くP+N+接合103
を形成するに至る。このP+N+接合103は逆接
合耐圧が小さいため、端子104は電源VDDとは
電気的に接続される。
本発明に係るプログラマブル素子は、以上説明
したように電流自己加熱型、レーザ加熱型のどち
らでも従来の数分の1以下のエネルギーでプログ
ラムが出来る。また従来、フユーズを構成する物
質が、変形もしくは消滅するため、保護膜でその
上をおおつておけなかつたが本発明に係るプログ
ラマブル素子では、プログラムに大量の物質の移
動を伴なわないため、保護膜を破壊せずにプログ
ラム出来、信頼性の高い素子の実現が可能であ
る。また本発明を応用すれば現在知られていない
複合機能を持つた素子をも構成でき、リダンダン
シイ回路に適用した際、少ない手数で誤まりの少
ないプログラムが可能となる。
したように電流自己加熱型、レーザ加熱型のどち
らでも従来の数分の1以下のエネルギーでプログ
ラムが出来る。また従来、フユーズを構成する物
質が、変形もしくは消滅するため、保護膜でその
上をおおつておけなかつたが本発明に係るプログ
ラマブル素子では、プログラムに大量の物質の移
動を伴なわないため、保護膜を破壊せずにプログ
ラム出来、信頼性の高い素子の実現が可能であ
る。また本発明を応用すれば現在知られていない
複合機能を持つた素子をも構成でき、リダンダン
シイ回路に適用した際、少ない手数で誤まりの少
ないプログラムが可能となる。
第1図は従来の代表的なプログラマブル素子で
あるフユーズ溶断形のPROM素子を示し、同図a
は等価回路図、同図bは平面図、第2図は本発明
の一実施例に係るプログラマブル素子を示し、同
図aはプログラム前の構造図、同図bはプログラ
ム後の構造図、第3図aないしdは第2図の素子
〓〓〓〓
の具体的な製造法を説明するための断面図、第4
図ないし第10図はそれぞれ本発明の他の実施例
の説明図である。 S11〜S22……PROM素子、21,32,44,
61,94,102……P型半導体層、23,3
4,43,55,62,93,101……N型半
導体層、31……絶縁膜。 〓〓〓〓
あるフユーズ溶断形のPROM素子を示し、同図a
は等価回路図、同図bは平面図、第2図は本発明
の一実施例に係るプログラマブル素子を示し、同
図aはプログラム前の構造図、同図bはプログラ
ム後の構造図、第3図aないしdは第2図の素子
〓〓〓〓
の具体的な製造法を説明するための断面図、第4
図ないし第10図はそれぞれ本発明の他の実施例
の説明図である。 S11〜S22……PROM素子、21,32,44,
61,94,102……P型半導体層、23,3
4,43,55,62,93,101……N型半
導体層、31……絶縁膜。 〓〓〓〓
Claims (1)
- 【特許請求の範囲】 1 第1導電型の半導体層と、この半導体層の一
部領域に形成され第2導電型で上記半導体層より
高濃度の不純物領域とを具備し、上記不純物領域
に選択的に熱処理を加えることにより、上記第1
導電型と第2導電型の接合面を移動させて上記半
導体層の導電性を減少させるようにして成り、上
記不純物領域に熱処理を加えるか否かに応じて上
記半導体層の非導通あるいは導通をプログラムす
る如く構成したことを特徴とするプログラマブル
素子。 2 前記半導体層を、絶縁膜上の多結晶半導体も
しくは非晶質半導体で形成することを特徴とする
特許請求の範囲第1項記載のプログラマブル素
子。 3 前記熱処理を、レーザもしくは電子線もしく
はイオンビームで行なうことを特徴とする特許請
求の範囲第1項記載のプログラマブル素子。 4 前記熱処理を、前記半導体層を流れる電流に
よる発熱で行なうことを特徴とする特許請求の範
囲第1項記載のプログラマブル素子。 5 第1導電型の半導体層と、この半導体層の一
部領域に形成され第2導電型で上記半導体層より
高濃度の不純物領域と、この不純物領域上に絶縁
膜を介して形成される抵抗体とを具備し、上記抵
抗体への通電による発熱により、上記第1導電型
と第2導電型の接合面を移動させて上記半導体層
の導電性を減少させるようにして成り、上記抵抗
体に通電を行なうか否かに応じて上記半導体層の
非導通あるいは導通をプログラムする如く構成し
たことを特徴とするプログラマブル素子。 6 前記半導体層を、絶縁膜上の多結晶半導体も
しくは非晶質半導体で形成することを特徴とする
特許請求の範囲第5項記載のプログラマブル素
子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56186408A JPS5887860A (ja) | 1981-11-20 | 1981-11-20 | プログラマブル素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56186408A JPS5887860A (ja) | 1981-11-20 | 1981-11-20 | プログラマブル素子 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59227418A Division JPS60121762A (ja) | 1984-10-29 | 1984-10-29 | プログラマブル素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5887860A JPS5887860A (ja) | 1983-05-25 |
JPS6131615B2 true JPS6131615B2 (ja) | 1986-07-21 |
Family
ID=16187885
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56186408A Granted JPS5887860A (ja) | 1981-11-20 | 1981-11-20 | プログラマブル素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5887860A (ja) |
-
1981
- 1981-11-20 JP JP56186408A patent/JPS5887860A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5887860A (ja) | 1983-05-25 |
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