JPS6131615B2 - - Google Patents
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- JPS6131615B2 JPS6131615B2 JP18640881A JP18640881A JPS6131615B2 JP S6131615 B2 JPS6131615 B2 JP S6131615B2 JP 18640881 A JP18640881 A JP 18640881A JP 18640881 A JP18640881 A JP 18640881A JP S6131615 B2 JPS6131615 B2 JP S6131615B2
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- programmable element
- semiconductor
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、例えば半導体PROM（プログラマブ
ル・リード・オンリ・メモリ）装置、あるいはリ
ダンダンシイ回路等に使用されるプログラマブル
素子に関する。
ル・リード・オンリ・メモリ）装置、あるいはリ
ダンダンシイ回路等に使用されるプログラマブル
素子に関する。
近年、プログラマブル素子、いわゆるPROM素
子を含む半導体LSI（大規模集積回路）の需要が
増大している。上記PROM素子はPROM・LSIと
してだけではなく、メモリLSIや論理LSIのリダ
ンダンシイ回路すなわち不良救済回路の一部とし
て使用されるに至つている。
子を含む半導体LSI（大規模集積回路）の需要が
増大している。上記PROM素子はPROM・LSIと
してだけではなく、メモリLSIや論理LSIのリダ
ンダンシイ回路すなわち不良救済回路の一部とし
て使用されるに至つている。
従来のPROM素子、特に通常導通状態でプログ
ラム後に非導通状態になるようなPROM素子の代
表的なものは、フユーズ溶断方式のものであり、
その溶断方式としては、例えば電流によるもの
〓〓〓〓
や、レーザによるものが使用されている。
ラム後に非導通状態になるようなPROM素子の代
表的なものは、フユーズ溶断方式のものであり、
その溶断方式としては、例えば電流によるもの
〓〓〓〓
や、レーザによるものが使用されている。
フユーズ溶断方式のPROM素子の等価回路を第
１図ａに、構造の例を第１図ｂに示す。上記電流
溶断方式の場合は、端子１，２の間に数十ｍＡ、
数ｍsecの電流パルスをフユーズ部３に流す。こ
の様に大きな電流駆動には大きな面積のトランジ
スタを要する為、高集積MOS・LSIに適用するに
は困難があつた。一方、レーザ溶断方式のPROM
素子では１プログラム当り0.6μＪ程度のエネル
ギーが必要なことが知られている。
１図ａに、構造の例を第１図ｂに示す。上記電流
溶断方式の場合は、端子１，２の間に数十ｍＡ、
数ｍsecの電流パルスをフユーズ部３に流す。こ
の様に大きな電流駆動には大きな面積のトランジ
スタを要する為、高集積MOS・LSIに適用するに
は困難があつた。一方、レーザ溶断方式のPROM
素子では１プログラム当り0.6μＪ程度のエネル
ギーが必要なことが知られている。
ところで一般にフユーズ溶断方式のPROM素子
は、単にフユーズを溶融するエネルギー以外に、
フユーズを構成している物質を追し流したり、吹
き飛ばしたり、あるいは蒸発させたりして切断す
るためのエネルギーを要する為、プログラム時に
大きなエネルギーを消費する。またフユーズ素子
は溶断時、保護膜で被ふくしておけないこと、フ
ユーズを構成している物質が素子全体に飛散する
こと、あるいは多大なエネルギーのためフユーズ
素子周囲に熱ダメージを与え易い等、信頼性を低
下させる様な要因を多く含んでいる。
は、単にフユーズを溶融するエネルギー以外に、
フユーズを構成している物質を追し流したり、吹
き飛ばしたり、あるいは蒸発させたりして切断す
るためのエネルギーを要する為、プログラム時に
大きなエネルギーを消費する。またフユーズ素子
は溶断時、保護膜で被ふくしておけないこと、フ
ユーズを構成している物質が素子全体に飛散する
こと、あるいは多大なエネルギーのためフユーズ
素子周囲に熱ダメージを与え易い等、信頼性を低
下させる様な要因を多く含んでいる。
その他に、従来のPROM素子は、プログラムに
よつて単にon（オン）がoff（オフ）になるか、
あるいはoffがonになるかするもの以外は知られ
ていない。例えばリダンダンシイ回路等で必要な
一方がonからoffになると同時に、他方がoffから
onになるような素子が必要な場合は、２つの異
種の素子を用意しこれらを同時にプログラムする
必要があつた。この方法では２つの素子を用意す
るため、面積的にも不利であり、２ケ所のプログ
ラムを行なうため、エネルギー面、信頼性面でも
不利であり、新しい多機能のPROM素子が望まれ
ている。
よつて単にon（オン）がoff（オフ）になるか、
あるいはoffがonになるかするもの以外は知られ
ていない。例えばリダンダンシイ回路等で必要な
一方がonからoffになると同時に、他方がoffから
onになるような素子が必要な場合は、２つの異
種の素子を用意しこれらを同時にプログラムする
必要があつた。この方法では２つの素子を用意す
るため、面積的にも不利であり、２ケ所のプログ
ラムを行なうため、エネルギー面、信頼性面でも
不利であり、新しい多機能のPROM素子が望まれ
ている。
本発明は上記欠点を解消するためになされたも
ので、本発明の第１の目的は、プログラム時のエ
ネルギー消費を低減したプログラマブル素子を提
供するにある。本発明の第２の目的は、信頼性に
すぐれ、設計余裕度の高いプログラマブル素子を
提供するにある。本発明の第３の目的は多機能な
プログラマブル素子を提供するにある。本発明の
プログラマブル素子は、第１導電型を有する半導
体で形成された半導体層の一部に、該第１導電型
とは反対の第２の導電型を与えるような不純物を
前記半導体層の不純物濃度よりも濃くドープして
おき、これに熱処理を加える事により、第１導電
型と第２導電型の接合面を移動させ、前記半導体
層の導電性を減少させる事を主なる特徴としてい
る。
ので、本発明の第１の目的は、プログラム時のエ
ネルギー消費を低減したプログラマブル素子を提
供するにある。本発明の第２の目的は、信頼性に
すぐれ、設計余裕度の高いプログラマブル素子を
提供するにある。本発明の第３の目的は多機能な
プログラマブル素子を提供するにある。本発明の
プログラマブル素子は、第１導電型を有する半導
体で形成された半導体層の一部に、該第１導電型
とは反対の第２の導電型を与えるような不純物を
前記半導体層の不純物濃度よりも濃くドープして
おき、これに熱処理を加える事により、第１導電
型と第２導電型の接合面を移動させ、前記半導体
層の導電性を減少させる事を主なる特徴としてい
る。
この構造では、プログラムする際、不純物が拡
散する程度のエネルギーを加えれば良く、従来と
異なつて物質を切断する必要はない。従つて低消
費エネルギーでプログラム出来、プログラマブル
素子を保護膜でおおつておけるため、高信頼性を
有する回路が実現される。また、Ｐ型、Ｎ型半導
体を適当に配置する事により、一方向の電流経路
がoffからonへ、他の方向の電流経路はonからoff
へ一度にプログラム出来る高機能のプログラマブ
ル素子の実現も可能である。
散する程度のエネルギーを加えれば良く、従来と
異なつて物質を切断する必要はない。従つて低消
費エネルギーでプログラム出来、プログラマブル
素子を保護膜でおおつておけるため、高信頼性を
有する回路が実現される。また、Ｐ型、Ｎ型半導
体を適当に配置する事により、一方向の電流経路
がoffからonへ、他の方向の電流経路はonからoff
へ一度にプログラム出来る高機能のプログラマブ
ル素子の実現も可能である。
第２図に本発明の実施例を示す。プログラム前
の本発明のPROM素子の実施例が第２図ａであ
る。ここでは前記第１導電型としてＰ型、第２導
電型としてＮ型の例を示すが、反対の構成も可能
である。Ｐ型半導体で形成された領域２１の一部
２３に、Ｐ、As、Sb等の不純物を、Ｐ型半導体
領域２１の不純物濃度よりも濃くドープし、N+
型の半導体領域２３を形成する。この際Ｐ型領域
２１及びN+型領域２３は、技術的には単結晶シ
リコン、多結晶シリコン、非晶質シリコン等で形
成する事が容易と思われるが、他の半導体でも良
く、形は辺が曲線で与えられても良い。また、寄
生的な電流路をなくすため、絶縁膜上に領域２１
を形成する事が望ましいが、この場合ならば例え
ばＮ型半導体中に領域２１をうめ込んでも良い。
その他本実施例では領域２３が、領域２１の上方
表面の一部をしめているが、これは、下方表面で
も、側方表面でもあるいは、内部であつても良い
事は言うまでもない。
の本発明のPROM素子の実施例が第２図ａであ
る。ここでは前記第１導電型としてＰ型、第２導
電型としてＮ型の例を示すが、反対の構成も可能
である。Ｐ型半導体で形成された領域２１の一部
２３に、Ｐ、As、Sb等の不純物を、Ｐ型半導体
領域２１の不純物濃度よりも濃くドープし、N+
型の半導体領域２３を形成する。この際Ｐ型領域
２１及びN+型領域２３は、技術的には単結晶シ
リコン、多結晶シリコン、非晶質シリコン等で形
成する事が容易と思われるが、他の半導体でも良
く、形は辺が曲線で与えられても良い。また、寄
生的な電流路をなくすため、絶縁膜上に領域２１
を形成する事が望ましいが、この場合ならば例え
ばＮ型半導体中に領域２１をうめ込んでも良い。
その他本実施例では領域２３が、領域２１の上方
表面の一部をしめているが、これは、下方表面で
も、側方表面でもあるいは、内部であつても良い
事は言うまでもない。
次に、プログラム時に熱処理を加えると、領域
２３と領域２１の境界面２２は、領域２３を大き
くする方向に移動する。この結果、第２図ｂのよ
うな構造体に変化する。さて、プログラム前、Ａ
−A′間は導電性が高いが、プログラム後は接合
２４，２５で形成されるpnp接合のため、極めて
低い導電性を示すようになる。この原理を理用し
てPROM素子が製作できる。ここで、プログラム
後必ずしもＡ−A′間が、完全にＮ型半導体によ
つてしや断されてしまう必要はなく、Ｐ型領域が
減少するため、Ａ−A′間の導電性が確実に減少
〓〓〓〓
するので、on時とoff時の抵抗変化の少ない
PROM素子の実現も可能である。
２３と領域２１の境界面２２は、領域２３を大き
くする方向に移動する。この結果、第２図ｂのよ
うな構造体に変化する。さて、プログラム前、Ａ
−A′間は導電性が高いが、プログラム後は接合
２４，２５で形成されるpnp接合のため、極めて
低い導電性を示すようになる。この原理を理用し
てPROM素子が製作できる。ここで、プログラム
後必ずしもＡ−A′間が、完全にＮ型半導体によ
つてしや断されてしまう必要はなく、Ｐ型領域が
減少するため、Ａ−A′間の導電性が確実に減少
〓〓〓〓
するので、on時とoff時の抵抗変化の少ない
PROM素子の実現も可能である。
第３図には、第１図に示した実施例の製作法の
例を示す。即ち第３図ａの如く、シリコン基板３
０を酸化して厚さ約１μｍの二酸化シリコン膜３
１を形成し、さらに、その上にＰ型多結晶シリコ
ン層３２を厚さ約5000Å成長させる。次に、第３
図ｂに示した様に上記Ｐ型多結晶シリコン層３２
上に形成させられた二酸化シリコン膜３３の一部
に、フオトリソグラフイ技術を使用して開けられ
た窓を通して、例えばAsを約1000Å拡散し、N+
型半導体領域３４を作り込む。引き続き、第３図
ｃの如く、Ｐ型多結晶シリコン層３２と電気的接
続のある厚さ約8000ÅのAl（アルミニウム）線
３５を配置し、その上を二酸化シリコンで形成さ
れた厚さ約１μｍの保護膜３６でおおう。このよ
うに作られた素子をプログラムする際は、例え
ば、第３図ｄに示すようにレーザ又は電子線又は
イオンビーム３７を上方から照射し、熱を加え、
N+型半導体中に含まれる不純物を拡散させれば
よい。
例を示す。即ち第３図ａの如く、シリコン基板３
０を酸化して厚さ約１μｍの二酸化シリコン膜３
１を形成し、さらに、その上にＰ型多結晶シリコ
ン層３２を厚さ約5000Å成長させる。次に、第３
図ｂに示した様に上記Ｐ型多結晶シリコン層３２
上に形成させられた二酸化シリコン膜３３の一部
に、フオトリソグラフイ技術を使用して開けられ
た窓を通して、例えばAsを約1000Å拡散し、N+
型半導体領域３４を作り込む。引き続き、第３図
ｃの如く、Ｐ型多結晶シリコン層３２と電気的接
続のある厚さ約8000ÅのAl（アルミニウム）線
３５を配置し、その上を二酸化シリコンで形成さ
れた厚さ約１μｍの保護膜３６でおおう。このよ
うに作られた素子をプログラムする際は、例え
ば、第３図ｄに示すようにレーザ又は電子線又は
イオンビーム３７を上方から照射し、熱を加え、
N+型半導体中に含まれる不純物を拡散させれば
よい。
前記熱処理の方法は、レーザ等のビームを外部
から与える以外に、第４図に示すように端面４
１，４２間に電流を流し、自己抵抗熱によつてＰ
型半導体領域４４に設けられたN+型半導体領域
４３中の不純物を拡散させる事も考えられる。あ
るいは、第５図に示すように熱処理を加えるべき
部分５５に絶縁膜５２を介してMo、Ｗ、Pt、
Ni、Ti、MoSi2、WSi2、PtSi2、NiSi2等の高融点
金属又は単結晶又は多結晶のシリコン配線で形成
された線（抵抗体）５０を配置しておき、これに
電流を流して熱を発生させ、この熱を利用して、
N+型半導体領域５５中の不純物を拡散させても
良い。
から与える以外に、第４図に示すように端面４
１，４２間に電流を流し、自己抵抗熱によつてＰ
型半導体領域４４に設けられたN+型半導体領域
４３中の不純物を拡散させる事も考えられる。あ
るいは、第５図に示すように熱処理を加えるべき
部分５５に絶縁膜５２を介してMo、Ｗ、Pt、
Ni、Ti、MoSi2、WSi2、PtSi2、NiSi2等の高融点
金属又は単結晶又は多結晶のシリコン配線で形成
された線（抵抗体）５０を配置しておき、これに
電流を流して熱を発生させ、この熱を利用して、
N+型半導体領域５５中の不純物を拡散させても
良い。
第６図には、第４図で示したPROM素子を行列
配列したメモリ・セル・アレイを示す。
配列したメモリ・セル・アレイを示す。
Ri（ｉ＝１、２、………）とCj（ｊ＝１、
２、………）の配線間に電圧を印加し、PROM素
子Sijに大電流を流す事により、Sijを非導通にす
る事が出来RiとCjの選択を適切に行なう事によ
り、PROM・LSIが実現できる。
２、………）の配線間に電圧を印加し、PROM素
子Sijに大電流を流す事により、Sijを非導通にす
る事が出来RiとCjの選択を適切に行なう事によ
り、PROM・LSIが実現できる。
第７図は、Ｐ型半導体６１、Ｎ型半導体６２を
適当に配置するPROM素子の応用である。即ち、
第７図ａはプログラム前の素子で、Ｂ−B′方向は
導通があり、Ｃ−C′方向は導通がない。プログ
ラム後第７図ｂの様になり、今度はＢ−B′方向は
導通がなく、Ｃ−C′方向は導通がある。このよ
うに複合した機能の実現も可能である。
適当に配置するPROM素子の応用である。即ち、
第７図ａはプログラム前の素子で、Ｂ−B′方向は
導通があり、Ｃ−C′方向は導通がない。プログ
ラム後第７図ｂの様になり、今度はＢ−B′方向は
導通がなく、Ｃ−C′方向は導通がある。このよ
うに複合した機能の実現も可能である。
第８図には、第７図に示した複合機能を有する
PROM素子を応用し得るリダンダンシイ回路例を
示す。リダンダンシイ回路８０の電源線８１は、
通常は接地電位に接続され、リダンダンシイ回路
８０を動作させる時には高電圧（ＶDD）に接続さ
れるようなスイツチＳに接続されている。このス
イツチＳに対して、上記PROM素子を適用するパ
ターンレイアウト例を第９図及び第１０図に示
す。第９図に於てN+半導体層の１部９３とＰ型
半導体層の１部９４は金属線９０によつて電気的
に短絡されている。この構成は、Ｐ、Ｎ両層の交
差部の加熱により、第８図のスイツチＳが切り換
わる。
PROM素子を応用し得るリダンダンシイ回路例を
示す。リダンダンシイ回路８０の電源線８１は、
通常は接地電位に接続され、リダンダンシイ回路
８０を動作させる時には高電圧（ＶDD）に接続さ
れるようなスイツチＳに接続されている。このス
イツチＳに対して、上記PROM素子を適用するパ
ターンレイアウト例を第９図及び第１０図に示
す。第９図に於てN+半導体層の１部９３とＰ型
半導体層の１部９４は金属線９０によつて電気的
に短絡されている。この構成は、Ｐ、Ｎ両層の交
差部の加熱により、第８図のスイツチＳが切り換
わる。
第１０図ａでは、プログラム前Ｐ型半導体層１
０２を介してP+型層１００はN+型層１０１と離
れているが、プログラム時、N+半導体領域１０
１が拡大し、第１０図ｂの如くP+N+接合１０３
を形成するに至る。このP+N+接合１０３は逆接
合耐圧が小さいため、端子１０４は電源ＶDDとは
電気的に接続される。
０２を介してP+型層１００はN+型層１０１と離
れているが、プログラム時、N+半導体領域１０
１が拡大し、第１０図ｂの如くP+N+接合１０３
を形成するに至る。このP+N+接合１０３は逆接
合耐圧が小さいため、端子１０４は電源ＶDDとは
電気的に接続される。
本発明に係るプログラマブル素子は、以上説明
したように電流自己加熱型、レーザ加熱型のどち
らでも従来の数分の１以下のエネルギーでプログ
ラムが出来る。また従来、フユーズを構成する物
質が、変形もしくは消滅するため、保護膜でその
上をおおつておけなかつたが本発明に係るプログ
ラマブル素子では、プログラムに大量の物質の移
動を伴なわないため、保護膜を破壊せずにプログ
ラム出来、信頼性の高い素子の実現が可能であ
る。また本発明を応用すれば現在知られていない
複合機能を持つた素子をも構成でき、リダンダン
シイ回路に適用した際、少ない手数で誤まりの少
ないプログラムが可能となる。
したように電流自己加熱型、レーザ加熱型のどち
らでも従来の数分の１以下のエネルギーでプログ
ラムが出来る。また従来、フユーズを構成する物
質が、変形もしくは消滅するため、保護膜でその
上をおおつておけなかつたが本発明に係るプログ
ラマブル素子では、プログラムに大量の物質の移
動を伴なわないため、保護膜を破壊せずにプログ
ラム出来、信頼性の高い素子の実現が可能であ
る。また本発明を応用すれば現在知られていない
複合機能を持つた素子をも構成でき、リダンダン
シイ回路に適用した際、少ない手数で誤まりの少
ないプログラムが可能となる。
第１図は従来の代表的なプログラマブル素子で
あるフユーズ溶断形のPROM素子を示し、同図ａ
は等価回路図、同図ｂは平面図、第２図は本発明
の一実施例に係るプログラマブル素子を示し、同
図ａはプログラム前の構造図、同図ｂはプログラ
ム後の構造図、第３図ａないしｄは第２図の素子
〓〓〓〓
の具体的な製造法を説明するための断面図、第４
図ないし第１０図はそれぞれ本発明の他の実施例
の説明図である。 S11〜S22……PROM素子、２１，３２，４４，
６１，９４，１０２……Ｐ型半導体層、２３，３
４，４３，５５，６２，９３，１０１……Ｎ型半
導体層、３１……絶縁膜。 〓〓〓〓
あるフユーズ溶断形のPROM素子を示し、同図ａ
は等価回路図、同図ｂは平面図、第２図は本発明
の一実施例に係るプログラマブル素子を示し、同
図ａはプログラム前の構造図、同図ｂはプログラ
ム後の構造図、第３図ａないしｄは第２図の素子
〓〓〓〓
の具体的な製造法を説明するための断面図、第４
図ないし第１０図はそれぞれ本発明の他の実施例
の説明図である。 S11〜S22……PROM素子、２１，３２，４４，
６１，９４，１０２……Ｐ型半導体層、２３，３
４，４３，５５，６２，９３，１０１……Ｎ型半
導体層、３１……絶縁膜。 〓〓〓〓
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体層と、この半導体層の一
部領域に形成され第２導電型で上記半導体層より
高濃度の不純物領域とを具備し、上記不純物領域
に選択的に熱処理を加えることにより、上記第１
導電型と第２導電型の接合面を移動させて上記半
導体層の導電性を減少させるようにして成り、上
記不純物領域に熱処理を加えるか否かに応じて上
記半導体層の非導通あるいは導通をプログラムす
る如く構成したことを特徴とするプログラマブル
素子。 ２ 前記半導体層を、絶縁膜上の多結晶半導体も
しくは非晶質半導体で形成することを特徴とする
特許請求の範囲第１項記載のプログラマブル素
子。 ３ 前記熱処理を、レーザもしくは電子線もしく
はイオンビームで行なうことを特徴とする特許請
求の範囲第１項記載のプログラマブル素子。 ４ 前記熱処理を、前記半導体層を流れる電流に
よる発熱で行なうことを特徴とする特許請求の範
囲第１項記載のプログラマブル素子。 ５ 第１導電型の半導体層と、この半導体層の一
部領域に形成され第２導電型で上記半導体層より
高濃度の不純物領域と、この不純物領域上に絶縁
膜を介して形成される抵抗体とを具備し、上記抵
抗体への通電による発熱により、上記第１導電型
と第２導電型の接合面を移動させて上記半導体層
の導電性を減少させるようにして成り、上記抵抗
体に通電を行なうか否かに応じて上記半導体層の
非導通あるいは導通をプログラムする如く構成し
たことを特徴とするプログラマブル素子。 ６ 前記半導体層を、絶縁膜上の多結晶半導体も
しくは非晶質半導体で形成することを特徴とする
特許請求の範囲第５項記載のプログラマブル素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56186408A JPS5887860A (ja) | 1981-11-20 | 1981-11-20 | プログラマブル素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56186408A JPS5887860A (ja) | 1981-11-20 | 1981-11-20 | プログラマブル素子 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59227418A Division JPS60121762A (ja) | 1984-10-29 | 1984-10-29 | プログラマブル素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5887860A JPS5887860A (ja) | 1983-05-25 |
| JPS6131615B2 true JPS6131615B2 (ja) | 1986-07-21 |
Family
ID=16187885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56186408A Granted JPS5887860A (ja) | 1981-11-20 | 1981-11-20 | プログラマブル素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5887860A (ja) |
-
1981
- 1981-11-20 JP JP56186408A patent/JPS5887860A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5887860A (ja) | 1983-05-25 |
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