JPS6131504B2 - - Google Patents
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- Publication number
- JPS6131504B2 JPS6131504B2 JP1487181A JP1487181A JPS6131504B2 JP S6131504 B2 JPS6131504 B2 JP S6131504B2 JP 1487181 A JP1487181 A JP 1487181A JP 1487181 A JP1487181 A JP 1487181A JP S6131504 B2 JPS6131504 B2 JP S6131504B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- input
- digital
- reference signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Automation & Control Theory (AREA)
- Evolutionary Computation (AREA)
- Fuzzy Systems (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明は信号処理装置に関し、特に入力信号の
状態を検出する機能を有する信号処理装置に関す
る。
状態を検出する機能を有する信号処理装置に関す
る。
従来、アナログ信号処理系からデイジタル信号
処理系へ入力される信号の検出は、アナログ入力
信号を単にＡ／Ｄ変換して検出するか、もしくは
アナログ入力信号を直接レベルメータ等で検出す
るようになされており、これによつて入力信号の
有無を検知していた。ここで前者はＡ／Ｄ変換の
速度に依存した遅延をもつて入力信号の有無を検
出するものであり、後者はレベルメータ等の応答
速度が遅いため、実際にはある一定時間の平均レ
ベルを検出するものである。従つて、アナログ信
号処理系から転送された信号はある時間遅れをも
つてデイジタル信号処理系へ入力されるため、入
力タイミングの時間設定が非常に困難で、かつ入
力信号と同期した処理を実行する回路の駆動方法
も大変複雑であつた。特に、高速処理を必要とす
る処理系へは単純に適用することができなかつ
た。
処理系へ入力される信号の検出は、アナログ入力
信号を単にＡ／Ｄ変換して検出するか、もしくは
アナログ入力信号を直接レベルメータ等で検出す
るようになされており、これによつて入力信号の
有無を検知していた。ここで前者はＡ／Ｄ変換の
速度に依存した遅延をもつて入力信号の有無を検
出するものであり、後者はレベルメータ等の応答
速度が遅いため、実際にはある一定時間の平均レ
ベルを検出するものである。従つて、アナログ信
号処理系から転送された信号はある時間遅れをも
つてデイジタル信号処理系へ入力されるため、入
力タイミングの時間設定が非常に困難で、かつ入
力信号と同期した処理を実行する回路の駆動方法
も大変複雑であつた。特に、高速処理を必要とす
る処理系へは単純に適用することができなかつ
た。
尚、デイジタル信号処理系からデイジタル信号
処理系への信号転送では、前述した時間遅れはな
いが、両者が非同期関係で動作する場合の入力タ
イミングの時間設定はやはり複雑であつた。
処理系への信号転送では、前述した時間遅れはな
いが、両者が非同期関係で動作する場合の入力タ
イミングの時間設定はやはり複雑であつた。
更に、いずれの場合においても、必要としない
信号、例えば突発的に発生された外来ノイズや恒
常的に信号線上に存在するノイズ等に対しては、
その排除に複雑な回路機構が必要であつた。
信号、例えば突発的に発生された外来ノイズや恒
常的に信号線上に存在するノイズ等に対しては、
その排除に複雑な回路機構が必要であつた。
本発明の目的は不必要な信号を無視し、必要と
する信号のみを選択してその入力状態を検出する
ようにし、複雑なタイミング設定機構をなくした
信号処理装置を提供することにある。
する信号のみを選択してその入力状態を検出する
ようにし、複雑なタイミング設定機構をなくした
信号処理装置を提供することにある。
本発明の信号処理装置は、基準信号を発生する
手段と、入力信号と該基準信号とを比較する手段
と、該比較手段によつて入力された信号が正規の
信号であることが検出された時、その検出信号を
前記入力信号に基いて処理を行なう処理回路への
タイミング信号として供給する手段とを含むこと
を特徴とする。
手段と、入力信号と該基準信号とを比較する手段
と、該比較手段によつて入力された信号が正規の
信号であることが検出された時、その検出信号を
前記入力信号に基いて処理を行なう処理回路への
タイミング信号として供給する手段とを含むこと
を特徴とする。
以下第１図を参照して、本発明の一実施例を詳
細に説明する。第１図は、本発明の一実施例を示
す機能ブロツク図で、基準レベルを超える正規の
複数入力信号に対して、その平均レベルを検出す
る信号処理装置である。
細に説明する。第１図は、本発明の一実施例を示
す機能ブロツク図で、基準レベルを超える正規の
複数入力信号に対して、その平均レベルを検出す
る信号処理装置である。
本実施例では、信号入力端子１０より入力され
るアナログ信号をデジタル信号に変換するための
Ａ／Ｄ変換部２０と、基準レベル信号発生部４０
と、基準レベル信号とデジタル信号に変換された
入力端子とを比較するための比較回路３０と、比
較回路３０により制御される演算処理部１００と
を含む。
るアナログ信号をデジタル信号に変換するための
Ａ／Ｄ変換部２０と、基準レベル信号発生部４０
と、基準レベル信号とデジタル信号に変換された
入力端子とを比較するための比較回路３０と、比
較回路３０により制御される演算処理部１００と
を含む。
更に演算処理部１００は、加算回路５０と、そ
の加算結果を記憶する記憶回路６０と加算回数を
計数する計数回路７０と除算回路８０とを含み、
除算回路８０により求められた信号は出力端子９
０から出力される。
の加算結果を記憶する記憶回路６０と加算回数を
計数する計数回路７０と除算回路８０とを含み、
除算回路８０により求められた信号は出力端子９
０から出力される。
信号入力端子１０より入力された信号レベルは
Ａ／Ｄ変換部２０により、デジタル値に変換され
比較回路３０と加算回路５０に供給される。比較
回路３０では、デジタル値に変換された入力信号
（２進データ）と基準レベル発生部４０から発生
される予め決められた基準信号（２進データ）と
の比較を行ない、入力信号が基準信号を超えると
判定された場合のみ、制御信号線を通して加算回
路５０、記憶回路６０、および計数回路７０に対
して、各々の機能を実行すべき指令を与える制御
信号１１０を発生する。加算回路５０は比較回路
３０からの指令を受けると、記憶回路６０から読
み出されている内容と、入力信号との加算を行な
う。記憶回路６０は比較回路３０からの指令を受
け、前述の加算により得られた結果を記憶する。
計数回路７０は比較回路３０の指令によりその制
御信号の発生回数を計数することによつて加算回
数を求める。計算値は平均レベル検出のための除
数として除算回路８０へ供給され、また検出され
た平均レベルの重みを意味する指標として使える
よう、計数値出力端子１２０にも出力される。除
算回路８０は記憶回路６０に記憶された最後の加
算演算後の累計を計数回路７０より供給される値
で除算し、入力信号の平均値を算出して出力端子
９０へ出力される。
Ａ／Ｄ変換部２０により、デジタル値に変換され
比較回路３０と加算回路５０に供給される。比較
回路３０では、デジタル値に変換された入力信号
（２進データ）と基準レベル発生部４０から発生
される予め決められた基準信号（２進データ）と
の比較を行ない、入力信号が基準信号を超えると
判定された場合のみ、制御信号線を通して加算回
路５０、記憶回路６０、および計数回路７０に対
して、各々の機能を実行すべき指令を与える制御
信号１１０を発生する。加算回路５０は比較回路
３０からの指令を受けると、記憶回路６０から読
み出されている内容と、入力信号との加算を行な
う。記憶回路６０は比較回路３０からの指令を受
け、前述の加算により得られた結果を記憶する。
計数回路７０は比較回路３０の指令によりその制
御信号の発生回数を計数することによつて加算回
数を求める。計算値は平均レベル検出のための除
数として除算回路８０へ供給され、また検出され
た平均レベルの重みを意味する指標として使える
よう、計数値出力端子１２０にも出力される。除
算回路８０は記憶回路６０に記憶された最後の加
算演算後の累計を計数回路７０より供給される値
で除算し、入力信号の平均値を算出して出力端子
９０へ出力される。
かかる演算回路により得られる入力信号の平均
値および加算数は、断続的でかつ直線性を必要と
する信号系において、その信号レベルを規定する
増幅回路等を制御するに適した基準値を提供する
上で有用である。即ち、必要とする信号成分のな
い入力信号を無視して、有効成分をもつ入力信号
に対してのみその平均値を求めることができる。
勿論、その際基準信号以下のノイズは全て排除さ
れる。しかも比較結果の検出信号を加算回路の加
算指定信号、記憶回路の加算結果の書き込み信号
計数回路の計数信号として用いているため、特別
な同期タイミング信号を設けることなく、確実に
タイミング制御できる。
値および加算数は、断続的でかつ直線性を必要と
する信号系において、その信号レベルを規定する
増幅回路等を制御するに適した基準値を提供する
上で有用である。即ち、必要とする信号成分のな
い入力信号を無視して、有効成分をもつ入力信号
に対してのみその平均値を求めることができる。
勿論、その際基準信号以下のノイズは全て排除さ
れる。しかも比較結果の検出信号を加算回路の加
算指定信号、記憶回路の加算結果の書き込み信号
計数回路の計数信号として用いているため、特別
な同期タイミング信号を設けることなく、確実に
タイミング制御できる。
尚、本実施例で用いた演算回路は相加平均を求
めるものであるが、同様に比較回路により制御さ
れるものであれば、相乗平均、調和平均、和、差
あるいはそれらに近似した値を求めるものであつ
てもかまわない。又、比較回路からの制御信号を
各回路５０，６０へ入力される入力信号に対して
その入力ゲート開閉制御信号（例えばANDゲー
トの一入力信号）として用いてもよい。又、初段
の加算回路への制御信号は省略してもよい。
めるものであるが、同様に比較回路により制御さ
れるものであれば、相乗平均、調和平均、和、差
あるいはそれらに近似した値を求めるものであつ
てもかまわない。又、比較回路からの制御信号を
各回路５０，６０へ入力される入力信号に対して
その入力ゲート開閉制御信号（例えばANDゲー
トの一入力信号）として用いてもよい。又、初段
の加算回路への制御信号は省略してもよい。
第１図は、本発明の一実施例を示す信号処理装
置のブロツク図である。 １０……信号入力端子、２０……Ａ／Ｄ変換
部、３０……比較回路、４０……基準信号発生
部、５０……加算回路、６０……記憶回路、７０
……計数回路、８０……除算回路、９０……出力
端子、１００……演算処理部、１１０……制御信
号線、１２０……計数値出力端子。
置のブロツク図である。 １０……信号入力端子、２０……Ａ／Ｄ変換
部、３０……比較回路、４０……基準信号発生
部、５０……加算回路、６０……記憶回路、７０
……計数回路、８０……除算回路、９０……出力
端子、１００……演算処理部、１１０……制御信
号線、１２０……計数値出力端子。
Claims (1)
- １ 基準信号発生部と、アナログ−デイジタル変
換回路と、該アナログ−デイジタル変換回路から
出力されるデイジタル出力と前記基準信号発生部
から発生される基準信号とを遂次比較し、前記デ
イジタル出力が前記基準信号より大きい時タイミ
ング信号を発生する比較回路と、前記タイミング
信号発生時のデイジタル出力のみを遂次加算する
回路と、前記タイミング信号を計数する計数回路
と該計数回路の内容で前記加算回路の加算結果を
割ることによつてデイジタル信号の平均値を求め
る回路とを有することを特徴とする信号処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1487181A JPS57130178A (en) | 1981-02-03 | 1981-02-03 | Signal processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1487181A JPS57130178A (en) | 1981-02-03 | 1981-02-03 | Signal processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57130178A JPS57130178A (en) | 1982-08-12 |
| JPS6131504B2 true JPS6131504B2 (ja) | 1986-07-21 |
Family
ID=11873074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1487181A Granted JPS57130178A (en) | 1981-02-03 | 1981-02-03 | Signal processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57130178A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6442711U (ja) * | 1987-09-03 | 1989-03-14 |
-
1981
- 1981-02-03 JP JP1487181A patent/JPS57130178A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6442711U (ja) * | 1987-09-03 | 1989-03-14 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57130178A (en) | 1982-08-12 |
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