JPS6130816A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JPS6130816A JPS6130816A JP15226984A JP15226984A JPS6130816A JP S6130816 A JPS6130816 A JP S6130816A JP 15226984 A JP15226984 A JP 15226984A JP 15226984 A JP15226984 A JP 15226984A JP S6130816 A JPS6130816 A JP S6130816A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（産業上の利用分野）
本発明は音声信号等の低周波信号を高速でアナログ／デ
ィジタル（Ａ／Ｄ ）変換する手段を提供する回路に関
し、特にＭｌ型集積回路で容易に実現できるλ／Ｄ変換
回路に関する。 （従来技術とその問題点） 従来音声信号のＡ７Ｄ変換には変換される信号周波数の
２倍よ）少し高いサンプリング周波数でＡ／Ｄ変換を行
い、サンプリングに伴い発生する可能性のおるいわゆる
折シ返し雑音のもととなる信号周波数よシ高い周波数の
雑音はＡ／Ｄ変換を行う前にアナログフィルタにより除
去していた。この方法ではアナログフィルタを再現性よ
く、かつ高精度に集積回路で実現することが困難である
。そこで、雑音も信号と一緒に高速でＡ／Ｄ変換を行い
。 ディジタル値になおしてからディジタルフィルタによ多
信号と雑音全弁別する方法が集積回路にとってよいと考
えられるようになった。この方式を実現するためには高
速で動作するＡ／Ｄ変換器を簡単な回路で実現する必要
がある。 高速でＡ／Ｄ変換を行う方法として１９７８年ｌ５ＳＣ
ＣＤｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅ
ｒｓの１８４ページに撥載された補間型ＰＣＭ補間型Ｐ
ＣＭｃｏｄｅｃがある。詳細は前記論文に据載されてお
シ、省略するが、基本的構成は第１図に示される。 端子１から入力された信号とＤ／Ａ変換器７の出力電圧
の差を差動増幅器２により減算し、その差を節点３に接
続された蓄電器により積分する。ここで蓄積器と直列の
抵抗はフィードバック系を安定に動作させるためのもの
で、ＣＲの時定数はサンプリング周期の約１５倍に選ば
れる０この積分された電圧の正負を電圧比較器４により
判別し、その結果により前記Ｄ／Ａ変換器７の出力衾、
Ｄ／Ａ変換を行う電圧の絶対値を貯えるＲ、／Ｌシフト
レジスタ８と極性會与える符号判別器６により非線形に
増減する。この非線形な性質はＲ／Ｌシフトレジスタ８
の内容を左に１ビツトシフトして空いた右はしのレジス
タ、すなわち最小ビットに１を入れることによりフトレ
ジスタの内容を約２倍に増加させるか、もしくは右に１
ビツトシフトして左はしのｔ／レジスタすなわち最大ビ
ットに０を入れることによりフトレジスタの内ｇｔ−約
１／２ に減少させることにより作られる。シフトレジ
スタの内容がすべて零となったとき符号判定器６の極性
を反転させる。 本方式では前記積分器蓄電器の出力電圧が零に近づくよ
うフィードバックが行われる。したがって外部からある
電圧Ｖが入力されたときシフトレジスタの値としては入
力電圧に最も近い右づめの１の入ったデータ２ｍＶＩＴ
Ｖ２の状態をとり、この２つの電圧を出力する割合は
Ｖ １ ＜ Ｖ ２ とするとＶ２ Ｖ 対ｖ −
ｖ １となる性質を有する。この方式ではＤ／Ａ変換器
固壱のダイナミックレンジよシ広いダイナミックレンジ
の信号を扱うことができるが、Ｄ／Ａ変換器から出力さ
れる電圧値として例えば１０ビツトのＤ／Ａではｏｏｏ
ｏｏｏｏｏｏｉ。 ００００００００１１．０００００００１１１．・・・
・・のどとく大きくなるに従って荒いきざみの電圧しか
出力されないため、信号電圧が大きくなると積分容量に
蓄えられる誤差電圧も大きくなる。したがって通常のＡ
／Ｄ変換器で変換を行う場合に比べて信号対雑音比が著
しく劣ってしまう欠点を有している。 またこのフィードバック系の積分キャパシタには直列に
抵抗を挿入する必要があり、これ全精度よく作るのは困
難である。 （発明の目的） 本発明の目的はかかる火照を除去し、信号電圧が大きく
なっても従来のリニアＡ／Ｄ変換器と同等の信号対雑音
比を実現し、しかも抵抗を必要とせず、ＭＩＳ型集積回
路上に簡単に実現できるＡ／Ｄ変換回路を提供すること
にある。 （発明の構成） 本発明は、電圧比較器と、この電圧比較器出力が論理ｌ
であればカウントに１を足し論理零であれば１を減じる
アップダウンカウンタと、このアップダウンカウンタで
計数されるディジタル値をアナログ電圧に変換する機能
および前記電圧比較器の出力に制御されて前記Ｄ／Ａ変
換における最小分解能の１／２から２倍の範囲で一定の
正負の亀圧を前記Ｄ／Ａ変換出力に重乗して出力する機
能を有するＤ／Ａ変換器と、アナログ信号入力端子と、
このアナログ入力端子から入力される信号から前記Ｄ／
Ａ変換器出力を減算する手段と、各Ａ／Ｄ 変換サイク
ルで生ずる差電圧を累算する積分器により構成され、前
記積分器の出力を前記電圧比較器に入力することＫより
フィードバックループを構成する構造を持つＡ／Ｄ変換
器であって、前記最小分解能の１／２から２倍の範囲で
一定の正負の電圧を前記Ｄ／Ａ変換器出力に重乗して出
力することにょシフイードパックルーズの安定化をはか
ったことを特徴とするＡ／Ｄ変換回路にある。 更に本発明によれば、電圧比較器と、この電圧比較器出
力が論理ｌであればカウントに１を足し。 論理零であれば１を減じるアップダウンカウンタと、積
分回路と、片方の電極が信号入力端子と正負２つのリフ
ァレンス電圧源の３つの切替え全外部から与えるクロッ
クおよび前記アップダウンカウンタの内容で制御されて
行う複数のスイッチに接続され他方の電極が前記積分回
路の入力に接続された複数の蓄電器により構成されるＤ
／Ａ変換器と、この蓄電器プレイと並列に前記電圧比較
器出力とクロックにより制御されて前記信号入力端子と
前記正負２つのリファレンス電圧源の切り替えを行う別
のスイッチに片方の電極が接続され他方の電極が前記積
分回路の入力に接続され前記Ｄ／Ａ変換器の最小容量の
半分から２倍までの範囲のキャパシタンスを有する蓄電
器により構成され、前記積分器出力が前記比較器入力に
接続されてループを構成することを特徴とする人／Ｄ変
換回路が得られる。 （構成の詳細な説明） 第２図に示すごとく、電圧比較器１４の出力はｕｐ／ｄ
ｏｗｎカウンタ】８に入力されると共にＤ／Ａ変換器１
７にも入力される■前記ｕｐ／ｄｏｗｎカウンタ１８の
出力は端子１９によｐ外部に出力されると共にＤ／Ａ変
換器１７に入力される。入力信号は端子１１よシ入力さ
れ、Ｄ／Ａ変換器の出力電圧が減算され、積分回路１２
により前回までに積分された結果に加えられる◎この新
しい結果は、電圧比較回路１４に印加され、次のサンプ
リング時間で比較が行われる。 かかるフィードバック系によりカウンタ１８の値として
出力されるデータは内部にフィードバックルーズを持っ
ているため、時間的に相関を持ち、角周波数をωとした
ときその雑音電カスベクトルＨ（ω）はＤ／Ａ変換器の
最小分解能をΔ、サンプリングの周期ＩＴとしたとき、 Δ２ Ｈ（ω）”” 、・２（Ｉ Ｃ０８ＧＪＴ）により表
わされ低い周波数では非常に小さく、高い周波数で大き
くなる性質を有する。したがって端子１９よシ得られる
データ列に対してディジタルフィルタを付加することに
より高いＳ／Ｎ 死金達成できる０本回路に用いるＤ／
Ａ変換器の出力電圧範囲は入力信号電圧の上、下限と等
しいかそれよシ少し大きい必要がらる０また最小分解能
電圧Δは入力される信号周波数＋ｆ、、最大振幅（ビー
クビーク値）を２Ａ、サンプリング周波数をｆ。 とじたとき Δ夕２π／ Ａｌ１ とするのが最適である。したがってＤ／Ａ変換器のピッ
ド数はｌｏｇ（２Ａ／Ｊ／７：ｏｇ２に最も近い整数の
ビット数を持つことが望ましいロ不方式によｐ例えば信
号帯域幅４ｋＨｚ、精度１３ピツドのＡ／Ｄ変換は６ビ
ツドの１）／Ａ変換器とＩ ＭＨｚのサンプリング周波
数により充分余裕をもって実現できる。 そして得られるディジタル信号は従来回路では最高Ｓ／
Ｎ比が４０〜５０ ｄＢ止ま夛であったのに比し、最高
８０ｄＢ以上の８７Ｎ比を達成できる０また本構成では
従来回路で必要であった積分キャパシタと直列の抵抗を
必要としないため、容易に集積回路により実現すること
が可能である０ かかる回路を集積回路化するためには回路内部のアナロ
グ部分で扱う電圧振幅が小さい程望ましい特性が期待で
きる。また簡便に集積回路化できることが望ましい。 （実施例） 次に本発明の具体的回路での実施例を第３図全用いて示
す口重回路Ｆｉ１０４で示される電圧比較器、１０８で
示されるＲ／Ｌシフトレジスタ、１０７で示すれる入力
電圧からＤ／Ａ変換出力の差をとる手段を兼ね備えた６
ビツ） Ｄ／Ａ変換器、および１０２で示される演算増
幅器と蓄電器Ｃおよびスイッチ８Ｆ。 ＳＯによりつくられる積分回路により構成される。 Ｄ／Ａ変換器１０７はＣ１からＣ６の７個の蓄電器と、
その各々に接続され１接点は入力端子に１接点は正のり
７アレンス電圧ｖＩＬに、■接点は負のリファＶ７．ｔ
、電圧−■８に接続され、各々６ビツトカウンタ１０８
の論理状態および電圧比較器の出力により制御される７
個のスイッチ５ｏ−８７によル成り立っている。 ここで電圧比較器出力で直接制御される電圧が最小分解
能と等しい電圧の場合にはＣ６＝Ｃ，としＣ２け自の２
倍、Ｃ３はＣ８の４倍、Ｃ４はＣ８の８倍、Ｃ５はＣ１
の１６倍％Ｃ６はｃ、０３２倍の容量を持つ。電圧比較
器出力で直接制御される電圧が儀小分解能の１７２のと
きはＣ０＝ＣＩ／２．２倍のときはＣ３＝２ Ｃ，であ
る。またＣはＤ／Ａ ＠：換器が６ビツトの場合には３
２倍から６４倍が望ましい。 本回路の１サイクルの動作を順を追って説明する。まず
信号入力サイクルではＳＯからＳＧは端子１０１と接続
され、ＳＦは開放、ＳＧは閉じられているりこの状態で
は入力電圧から演算増幅器のオフセット電圧を差し引い
た電圧がＣｏ−Ｃ６に貯えられる。 次にスイッチＳＧを開き、ＳＦｅ閉じるとともに６ビツ
トｕｐ／ｄｏｗｎ カウンタの各ビットに貯えられてい
るディジタル値で論理１の状態ケとっているカウンタ段
で制御されているスイッチ１＋ｖ。 端子側に倒し、論理零のカラ／り段で制御されているス
イッチ１−ｖ、端子１１１１１に倒す０これと同時に電
圧比較器１０４が前のサンプリングサイクルで出力した
結果が論理１のときはＳＯ金＋ｖＲ端子側に倒し、論理
零のときには−■Ｒ端子側に倒す。この操作により、演
算増幅器の出力■。０はＣ３全ＣＩの６４倍、Ｃ，＝Ｃ
ｏとしたとき前回の出力電圧をＶｏｎ−１、ＵＰ ／
ｄｏｗｎカクンタに貯えられているデータをＤ／Ａ変換
した電圧を■いＤ／に変換器の最小分解能をΔ（Δ＝Ｖ
Ｒ／３２）とすると、ｖ ＝ｖｏ、−１＋ｖ、−ｖ、
±Δ ｎ となる。ここで最終項の正負は電圧比較器１０４の出力
が論理１のとき負をとシ、論理零のとき正をとる。この
動作サイクルの終りに電圧比較器により積分器出力の正
負を判定する。この判定結果が論理１であれば［Ｊｐ／
ｄｏｗｎカウンタに１を加え論理零のときＫは１を差し
引き、次の信号入力サイクルに入る。すなわちｕｐ／ｄ
ｏｗｎカウンタは入力信号とＤ／Δ変換出力の差の累
積値を最小にするように増減するので誤差の累積値であ
る積分回路の出力電圧は接地電位に対しＤ／Ａ変換器の
最小分解能の２倍を超えない。したがって積分回路に用
いる演算増幅器の出力範囲は非常に小さくてすむため低
い電源電圧で動作させることができる利点を有し、電源
電圧を高くできないＶＬＳＩＫ非常に適している。また
、積分器の出力電圧の振れが小さいことは、オフセット
キャンセルのためにスイッチＳＧ’ｚ導通させ演算増幅
器の入力電圧と出力電圧を等しくするために要するいわ
ゆるセトリング時間も非常に小さく、この積分回路を高
速で動作させるのを容易にする利点も有している。 第３図の実施例は演算増幅器のオフセット電圧を除去す
る構成であるが、演算増幅器のオフセット電圧はオフセ
ット電圧除去がない場合、本Ａ／Ｄ変換器にとって出力
符号にオフセット電圧の直流成分が重乗されるだけであ
る。このオフセット電圧が無視できるときには第４図の
ように信号入力時に第４図のＳＧを導通させＳＦを開放
し、Ｄ／Ａ変換出力との差をとるとｔＩＳ ａ＠開放し
てＳＦを導通させるようにしても動作は全く変わらない
。 この構造にすれば信号入力に要する時間が第３図の場合
よシ更に高速化できる０ （発明の効果） 本発明の方式を用いることにより、ダイナミツを必要と
しないため非常に容易にＭＩＤ型集積回路上に実現する
ことができる。
ィジタル（Ａ／Ｄ ）変換する手段を提供する回路に関
し、特にＭｌ型集積回路で容易に実現できるλ／Ｄ変換
回路に関する。 （従来技術とその問題点） 従来音声信号のＡ７Ｄ変換には変換される信号周波数の
２倍よ）少し高いサンプリング周波数でＡ／Ｄ変換を行
い、サンプリングに伴い発生する可能性のおるいわゆる
折シ返し雑音のもととなる信号周波数よシ高い周波数の
雑音はＡ／Ｄ変換を行う前にアナログフィルタにより除
去していた。この方法ではアナログフィルタを再現性よ
く、かつ高精度に集積回路で実現することが困難である
。そこで、雑音も信号と一緒に高速でＡ／Ｄ変換を行い
。 ディジタル値になおしてからディジタルフィルタによ多
信号と雑音全弁別する方法が集積回路にとってよいと考
えられるようになった。この方式を実現するためには高
速で動作するＡ／Ｄ変換器を簡単な回路で実現する必要
がある。 高速でＡ／Ｄ変換を行う方法として１９７８年ｌ５ＳＣ
ＣＤｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅ
ｒｓの１８４ページに撥載された補間型ＰＣＭ補間型Ｐ
ＣＭｃｏｄｅｃがある。詳細は前記論文に据載されてお
シ、省略するが、基本的構成は第１図に示される。 端子１から入力された信号とＤ／Ａ変換器７の出力電圧
の差を差動増幅器２により減算し、その差を節点３に接
続された蓄電器により積分する。ここで蓄積器と直列の
抵抗はフィードバック系を安定に動作させるためのもの
で、ＣＲの時定数はサンプリング周期の約１５倍に選ば
れる０この積分された電圧の正負を電圧比較器４により
判別し、その結果により前記Ｄ／Ａ変換器７の出力衾、
Ｄ／Ａ変換を行う電圧の絶対値を貯えるＲ、／Ｌシフト
レジスタ８と極性會与える符号判別器６により非線形に
増減する。この非線形な性質はＲ／Ｌシフトレジスタ８
の内容を左に１ビツトシフトして空いた右はしのレジス
タ、すなわち最小ビットに１を入れることによりフトレ
ジスタの内容を約２倍に増加させるか、もしくは右に１
ビツトシフトして左はしのｔ／レジスタすなわち最大ビ
ットに０を入れることによりフトレジスタの内ｇｔ−約
１／２ に減少させることにより作られる。シフトレジ
スタの内容がすべて零となったとき符号判定器６の極性
を反転させる。 本方式では前記積分器蓄電器の出力電圧が零に近づくよ
うフィードバックが行われる。したがって外部からある
電圧Ｖが入力されたときシフトレジスタの値としては入
力電圧に最も近い右づめの１の入ったデータ２ｍＶＩＴ
Ｖ２の状態をとり、この２つの電圧を出力する割合は
Ｖ １ ＜ Ｖ ２ とするとＶ２ Ｖ 対ｖ −
ｖ １となる性質を有する。この方式ではＤ／Ａ変換器
固壱のダイナミックレンジよシ広いダイナミックレンジ
の信号を扱うことができるが、Ｄ／Ａ変換器から出力さ
れる電圧値として例えば１０ビツトのＤ／Ａではｏｏｏ
ｏｏｏｏｏｏｉ。 ００００００００１１．０００００００１１１．・・・
・・のどとく大きくなるに従って荒いきざみの電圧しか
出力されないため、信号電圧が大きくなると積分容量に
蓄えられる誤差電圧も大きくなる。したがって通常のＡ
／Ｄ変換器で変換を行う場合に比べて信号対雑音比が著
しく劣ってしまう欠点を有している。 またこのフィードバック系の積分キャパシタには直列に
抵抗を挿入する必要があり、これ全精度よく作るのは困
難である。 （発明の目的） 本発明の目的はかかる火照を除去し、信号電圧が大きく
なっても従来のリニアＡ／Ｄ変換器と同等の信号対雑音
比を実現し、しかも抵抗を必要とせず、ＭＩＳ型集積回
路上に簡単に実現できるＡ／Ｄ変換回路を提供すること
にある。 （発明の構成） 本発明は、電圧比較器と、この電圧比較器出力が論理ｌ
であればカウントに１を足し論理零であれば１を減じる
アップダウンカウンタと、このアップダウンカウンタで
計数されるディジタル値をアナログ電圧に変換する機能
および前記電圧比較器の出力に制御されて前記Ｄ／Ａ変
換における最小分解能の１／２から２倍の範囲で一定の
正負の亀圧を前記Ｄ／Ａ変換出力に重乗して出力する機
能を有するＤ／Ａ変換器と、アナログ信号入力端子と、
このアナログ入力端子から入力される信号から前記Ｄ／
Ａ変換器出力を減算する手段と、各Ａ／Ｄ 変換サイク
ルで生ずる差電圧を累算する積分器により構成され、前
記積分器の出力を前記電圧比較器に入力することＫより
フィードバックループを構成する構造を持つＡ／Ｄ変換
器であって、前記最小分解能の１／２から２倍の範囲で
一定の正負の電圧を前記Ｄ／Ａ変換器出力に重乗して出
力することにょシフイードパックルーズの安定化をはか
ったことを特徴とするＡ／Ｄ変換回路にある。 更に本発明によれば、電圧比較器と、この電圧比較器出
力が論理ｌであればカウントに１を足し。 論理零であれば１を減じるアップダウンカウンタと、積
分回路と、片方の電極が信号入力端子と正負２つのリフ
ァレンス電圧源の３つの切替え全外部から与えるクロッ
クおよび前記アップダウンカウンタの内容で制御されて
行う複数のスイッチに接続され他方の電極が前記積分回
路の入力に接続された複数の蓄電器により構成されるＤ
／Ａ変換器と、この蓄電器プレイと並列に前記電圧比較
器出力とクロックにより制御されて前記信号入力端子と
前記正負２つのリファレンス電圧源の切り替えを行う別
のスイッチに片方の電極が接続され他方の電極が前記積
分回路の入力に接続され前記Ｄ／Ａ変換器の最小容量の
半分から２倍までの範囲のキャパシタンスを有する蓄電
器により構成され、前記積分器出力が前記比較器入力に
接続されてループを構成することを特徴とする人／Ｄ変
換回路が得られる。 （構成の詳細な説明） 第２図に示すごとく、電圧比較器１４の出力はｕｐ／ｄ
ｏｗｎカウンタ】８に入力されると共にＤ／Ａ変換器１
７にも入力される■前記ｕｐ／ｄｏｗｎカウンタ１８の
出力は端子１９によｐ外部に出力されると共にＤ／Ａ変
換器１７に入力される。入力信号は端子１１よシ入力さ
れ、Ｄ／Ａ変換器の出力電圧が減算され、積分回路１２
により前回までに積分された結果に加えられる◎この新
しい結果は、電圧比較回路１４に印加され、次のサンプ
リング時間で比較が行われる。 かかるフィードバック系によりカウンタ１８の値として
出力されるデータは内部にフィードバックルーズを持っ
ているため、時間的に相関を持ち、角周波数をωとした
ときその雑音電カスベクトルＨ（ω）はＤ／Ａ変換器の
最小分解能をΔ、サンプリングの周期ＩＴとしたとき、 Δ２ Ｈ（ω）”” 、・２（Ｉ Ｃ０８ＧＪＴ）により表
わされ低い周波数では非常に小さく、高い周波数で大き
くなる性質を有する。したがって端子１９よシ得られる
データ列に対してディジタルフィルタを付加することに
より高いＳ／Ｎ 死金達成できる０本回路に用いるＤ／
Ａ変換器の出力電圧範囲は入力信号電圧の上、下限と等
しいかそれよシ少し大きい必要がらる０また最小分解能
電圧Δは入力される信号周波数＋ｆ、、最大振幅（ビー
クビーク値）を２Ａ、サンプリング周波数をｆ。 とじたとき Δ夕２π／ Ａｌ１ とするのが最適である。したがってＤ／Ａ変換器のピッ
ド数はｌｏｇ（２Ａ／Ｊ／７：ｏｇ２に最も近い整数の
ビット数を持つことが望ましいロ不方式によｐ例えば信
号帯域幅４ｋＨｚ、精度１３ピツドのＡ／Ｄ変換は６ビ
ツドの１）／Ａ変換器とＩ ＭＨｚのサンプリング周波
数により充分余裕をもって実現できる。 そして得られるディジタル信号は従来回路では最高Ｓ／
Ｎ比が４０〜５０ ｄＢ止ま夛であったのに比し、最高
８０ｄＢ以上の８７Ｎ比を達成できる０また本構成では
従来回路で必要であった積分キャパシタと直列の抵抗を
必要としないため、容易に集積回路により実現すること
が可能である０ かかる回路を集積回路化するためには回路内部のアナロ
グ部分で扱う電圧振幅が小さい程望ましい特性が期待で
きる。また簡便に集積回路化できることが望ましい。 （実施例） 次に本発明の具体的回路での実施例を第３図全用いて示
す口重回路Ｆｉ１０４で示される電圧比較器、１０８で
示されるＲ／Ｌシフトレジスタ、１０７で示すれる入力
電圧からＤ／Ａ変換出力の差をとる手段を兼ね備えた６
ビツ） Ｄ／Ａ変換器、および１０２で示される演算増
幅器と蓄電器Ｃおよびスイッチ８Ｆ。 ＳＯによりつくられる積分回路により構成される。 Ｄ／Ａ変換器１０７はＣ１からＣ６の７個の蓄電器と、
その各々に接続され１接点は入力端子に１接点は正のり
７アレンス電圧ｖＩＬに、■接点は負のリファＶ７．ｔ
、電圧−■８に接続され、各々６ビツトカウンタ１０８
の論理状態および電圧比較器の出力により制御される７
個のスイッチ５ｏ−８７によル成り立っている。 ここで電圧比較器出力で直接制御される電圧が最小分解
能と等しい電圧の場合にはＣ６＝Ｃ，としＣ２け自の２
倍、Ｃ３はＣ８の４倍、Ｃ４はＣ８の８倍、Ｃ５はＣ１
の１６倍％Ｃ６はｃ、０３２倍の容量を持つ。電圧比較
器出力で直接制御される電圧が儀小分解能の１７２のと
きはＣ０＝ＣＩ／２．２倍のときはＣ３＝２ Ｃ，であ
る。またＣはＤ／Ａ ＠：換器が６ビツトの場合には３
２倍から６４倍が望ましい。 本回路の１サイクルの動作を順を追って説明する。まず
信号入力サイクルではＳＯからＳＧは端子１０１と接続
され、ＳＦは開放、ＳＧは閉じられているりこの状態で
は入力電圧から演算増幅器のオフセット電圧を差し引い
た電圧がＣｏ−Ｃ６に貯えられる。 次にスイッチＳＧを開き、ＳＦｅ閉じるとともに６ビツ
トｕｐ／ｄｏｗｎ カウンタの各ビットに貯えられてい
るディジタル値で論理１の状態ケとっているカウンタ段
で制御されているスイッチ１＋ｖ。 端子側に倒し、論理零のカラ／り段で制御されているス
イッチ１−ｖ、端子１１１１１に倒す０これと同時に電
圧比較器１０４が前のサンプリングサイクルで出力した
結果が論理１のときはＳＯ金＋ｖＲ端子側に倒し、論理
零のときには−■Ｒ端子側に倒す。この操作により、演
算増幅器の出力■。０はＣ３全ＣＩの６４倍、Ｃ，＝Ｃ
ｏとしたとき前回の出力電圧をＶｏｎ−１、ＵＰ ／
ｄｏｗｎカクンタに貯えられているデータをＤ／Ａ変換
した電圧を■いＤ／に変換器の最小分解能をΔ（Δ＝Ｖ
Ｒ／３２）とすると、ｖ ＝ｖｏ、−１＋ｖ、−ｖ、
±Δ ｎ となる。ここで最終項の正負は電圧比較器１０４の出力
が論理１のとき負をとシ、論理零のとき正をとる。この
動作サイクルの終りに電圧比較器により積分器出力の正
負を判定する。この判定結果が論理１であれば［Ｊｐ／
ｄｏｗｎカウンタに１を加え論理零のときＫは１を差し
引き、次の信号入力サイクルに入る。すなわちｕｐ／ｄ
ｏｗｎカウンタは入力信号とＤ／Δ変換出力の差の累
積値を最小にするように増減するので誤差の累積値であ
る積分回路の出力電圧は接地電位に対しＤ／Ａ変換器の
最小分解能の２倍を超えない。したがって積分回路に用
いる演算増幅器の出力範囲は非常に小さくてすむため低
い電源電圧で動作させることができる利点を有し、電源
電圧を高くできないＶＬＳＩＫ非常に適している。また
、積分器の出力電圧の振れが小さいことは、オフセット
キャンセルのためにスイッチＳＧ’ｚ導通させ演算増幅
器の入力電圧と出力電圧を等しくするために要するいわ
ゆるセトリング時間も非常に小さく、この積分回路を高
速で動作させるのを容易にする利点も有している。 第３図の実施例は演算増幅器のオフセット電圧を除去す
る構成であるが、演算増幅器のオフセット電圧はオフセ
ット電圧除去がない場合、本Ａ／Ｄ変換器にとって出力
符号にオフセット電圧の直流成分が重乗されるだけであ
る。このオフセット電圧が無視できるときには第４図の
ように信号入力時に第４図のＳＧを導通させＳＦを開放
し、Ｄ／Ａ変換出力との差をとるとｔＩＳ ａ＠開放し
てＳＦを導通させるようにしても動作は全く変わらない
。 この構造にすれば信号入力に要する時間が第３図の場合
よシ更に高速化できる０ （発明の効果） 本発明の方式を用いることにより、ダイナミツを必要と
しないため非常に容易にＭＩＤ型集積回路上に実現する
ことができる。
第１図は従来ある補間型Ａ／Ｄ変換器の構成図で、２は
差動増幅器、４は電圧比較器、６は極性決定回路、７は
Ｄ／Ａ変換回路、８はシフトレジスタ。 第２図は本発明の構成を示す図で、１２は積分回路、１
４け電圧比較器、１７はＤ／Ａ 変換器、１８はアップ
ダウンカウンタ〇 第３図は本発明の回路を示す図で、ｌＯ２は演算増幅器
、１０４は電圧比較器、１０７は入力電圧との差を得る
Ｄ／Ａ変換器、１０９はアップダウンカウンタ０ 第４図は本発明の別の構成例を示す図で、２０２は演算
増幅器、２０４は電圧比較器、２０７は入力電圧との差
を得るＤ／Ａ変換器、１０９はアップダウンカウンタ。 第１図 第２１２］ 手続補正書く自発） ２ 発明の名称 Ａ／Ｄ変換回路 ３ 補正をするｈ 事件との関係 出 願 人東京都港区芝Ｉ
Ｌ口１３３番１号 （４２３） Ｂ本電気株式会社 代表者 関本忠弘 ４、代理人 電話 東ｊ７（０３）４５６−３１１ Ｎ大代表） ゝ
−′′（連絡先 １３本７に！気株式会社持訂部（５、
補正の対象 明細書の発明の詳細な説明の欄
差動増幅器、４は電圧比較器、６は極性決定回路、７は
Ｄ／Ａ変換回路、８はシフトレジスタ。 第２図は本発明の構成を示す図で、１２は積分回路、１
４け電圧比較器、１７はＤ／Ａ 変換器、１８はアップ
ダウンカウンタ〇 第３図は本発明の回路を示す図で、ｌＯ２は演算増幅器
、１０４は電圧比較器、１０７は入力電圧との差を得る
Ｄ／Ａ変換器、１０９はアップダウンカウンタ０ 第４図は本発明の別の構成例を示す図で、２０２は演算
増幅器、２０４は電圧比較器、２０７は入力電圧との差
を得るＤ／Ａ変換器、１０９はアップダウンカウンタ。 第１図 第２１２］ 手続補正書く自発） ２ 発明の名称 Ａ／Ｄ変換回路 ３ 補正をするｈ 事件との関係 出 願 人東京都港区芝Ｉ
Ｌ口１３３番１号 （４２３） Ｂ本電気株式会社 代表者 関本忠弘 ４、代理人 電話 東ｊ７（０３）４５６−３１１ Ｎ大代表） ゝ
−′′（連絡先 １３本７に！気株式会社持訂部（５、
補正の対象 明細書の発明の詳細な説明の欄
６、補正の内容
（１）明細書第９頁第９行目にｒＨ（ω）」とあるのを
「ＩＨ（ω）１ 」と補正する。 （２）明細書第１１頁第２行目１１Ｒ／Ｌシフトレジス
タ」とあるのをｒＵＰ／ｄｏｗｎカウンタ」と補正する
。 （３）明細書第１５頁第１０行目に「１０９」とあるの
をｒ１０８Ｊと補正する。 （４）明細書第１５頁第１４行目にｒ１０９Ｊとあるの
をｒ２０８Ｊと補正する。
「ＩＨ（ω）１ 」と補正する。 （２）明細書第１１頁第２行目１１Ｒ／Ｌシフトレジス
タ」とあるのをｒＵＰ／ｄｏｗｎカウンタ」と補正する
。 （３）明細書第１５頁第１０行目に「１０９」とあるの
をｒ１０８Ｊと補正する。 （４）明細書第１５頁第１４行目にｒ１０９Ｊとあるの
をｒ２０８Ｊと補正する。
Claims (1)
- 【特許請求の範囲】 １、電圧比較器と、この電圧比較器出力が論理１であれ
ばカウントに１を足し、論理零であれば１を減じるアッ
プダウンカウンタと、このアップダウンカウンタで計数
されるディジタル値をアナログ電圧に変換する機能およ
び前記電圧比較器の出力に制御されて前記Ｄ／Ａ変換に
おける最小分解能の１／２から２倍の範囲で一定の正負
の電圧を前記Ｄ／Ａ変換に重乗して出力する機能を有す
るＤ／Ａ変換器と、アナログ信号入力端子と、このアナ
ログ信号入力端子から入力される信号から前記Ｄ／Ａ変
換器出力を減算する手段と、各Ａ／Ｄ変換サイクルで生
ずる差電圧を累算する積分器により構成され、前記積分
器の出力を前記電圧比較器に入力することによりフィー
ドバックループを構成することを特徴とするＡ／Ｄ変換
器。 ２、電圧比較器と、との電圧比較器出力が論理１であれ
ばカウントに１を足し論理零であれば１を減じるアップ
ダウンカウンタと、積分回路と、片方の電極が信号入力
端子と正負２つのリファレンス電圧源の３つの切替えを
外部から与えるクロックおよび前記アップダウンカウン
タの内容で制御されて行う複数のスイッチに接続され他
方の電極が前記積分回路の入力に接続された複数の蓄電
器により構成されるＤ／Ａ変換器と、この蓄電器アレイ
と並列に前記電圧比較器出力とクロックにより制御され
て前記信号入力端子と前記正負２つのリファレンス電圧
源の切り替えを行う別のスイッチに片方の電極が接続さ
れ他方の電極が前記積分回路の入力に接続され前記Ｄ／
Ａ変換器の最小容量の半分から２倍までの範囲のキャパ
シタンスを有する蓄電器により構成され、前記積分器出
力が前記電圧比較器入力に接続されてループを構成する
ことを特徴とするＡ／Ｄ変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15226984A JPH0789616B2 (ja) | 1984-07-23 | 1984-07-23 | Ａ／ｄ変換回路 |
| US06/757,989 US4764753A (en) | 1984-07-23 | 1985-07-23 | Analog to digital converter |
| DE8585109189T DE3586187T2 (de) | 1984-07-23 | 1985-07-23 | Analog-digital-wandler. |
| EP85109189A EP0169535B1 (en) | 1984-07-23 | 1985-07-23 | Analog to digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15226984A JPH0789616B2 (ja) | 1984-07-23 | 1984-07-23 | Ａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6130816A true JPS6130816A (ja) | 1986-02-13 |
| JPH0789616B2 JPH0789616B2 (ja) | 1995-09-27 |
Family
ID=15536800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15226984A Expired - Lifetime JPH0789616B2 (ja) | 1984-07-23 | 1984-07-23 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789616B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0564143A2 (en) * | 1992-03-31 | 1993-10-06 | Texas Instruments Incorporated | Multi-mode analog to digital converter and method |
| JP2017147726A (ja) * | 2016-02-15 | 2017-08-24 | アナログ デバイシス グローバル | 電荷再バランス化積分器を有するアナログ／デジタル変換器 |
-
1984
- 1984-07-23 JP JP15226984A patent/JPH0789616B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0564143A2 (en) * | 1992-03-31 | 1993-10-06 | Texas Instruments Incorporated | Multi-mode analog to digital converter and method |
| EP0564143A3 (en) * | 1992-03-31 | 1997-01-29 | Texas Instruments Inc | Multi-mode analog to digital converter and method |
| JP2017147726A (ja) * | 2016-02-15 | 2017-08-24 | アナログ デバイシス グローバル | 電荷再バランス化積分器を有するアナログ／デジタル変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0789616B2 (ja) | 1995-09-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |