JPH0789616B2 - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JPH0789616B2 JPH0789616B2 JP15226984A JP15226984A JPH0789616B2 JP H0789616 B2 JPH0789616 B2 JP H0789616B2 JP 15226984 A JP15226984 A JP 15226984A JP 15226984 A JP15226984 A JP 15226984A JP H0789616 B2 JPH0789616 B2 JP H0789616B2
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- output
- converter
- conversion
- voltage comparator
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は音声信号等の低周波信号を高速でアナログ／デ
ィジタル（A/D）変換する手段を提供する回路に関し、
特にMIS型集積回路で容易に実現できるA/D変換回路に関
する。
ィジタル（A/D）変換する手段を提供する回路に関し、
特にMIS型集積回路で容易に実現できるA/D変換回路に関
する。
（従来技術とその問題点） 従来音声信号のA/D変換には変換される信号周波数の２
倍より少し高いサンプリング周波数でA/D変換を行い、
サンプリングに伴い発生する可能性のあるいわゆる折り
返し雑音のもととなる信号周波数より高い周波数の雑音
はA/D変換を行う前にアナログフィルタにより除去して
いた。この方法ではアナログフィルタを再現性よく、か
つ高精度に集積回路で実現することが困難である。そこ
で、雑音も信号と一緒に高速でA/D変換を行い、ディジ
タル値になおしてからディジタルフィルタにより信号と
雑音を弁別する方法が集積回路にとってよいと考えられ
るようになった。この方式を実現するためには高速で動
作するA/D変換器を簡単な回路で実現する必要がある。
倍より少し高いサンプリング周波数でA/D変換を行い、
サンプリングに伴い発生する可能性のあるいわゆる折り
返し雑音のもととなる信号周波数より高い周波数の雑音
はA/D変換を行う前にアナログフィルタにより除去して
いた。この方法ではアナログフィルタを再現性よく、か
つ高精度に集積回路で実現することが困難である。そこ
で、雑音も信号と一緒に高速でA/D変換を行い、ディジ
タル値になおしてからディジタルフィルタにより信号と
雑音を弁別する方法が集積回路にとってよいと考えられ
るようになった。この方式を実現するためには高速で動
作するA/D変換器を簡単な回路で実現する必要がある。
高速でA/D変換を行う方法として1978年ISSCC Digest of
Technical Papersの184ページに掲載された補間型PCM
補間型PCM codecがある。詳細は前記論文に掲載されて
おり、省略するが、基本的構成は第１図に示される。
Technical Papersの184ページに掲載された補間型PCM
補間型PCM codecがある。詳細は前記論文に掲載されて
おり、省略するが、基本的構成は第１図に示される。
端子１から入力された信号とD/A変換器７の出力電圧の
差を差動増幅器２により減算し、その差を節点３に接続
された蓄電器により積分する。ここで蓄積器と直列の抵
抗はフィードバック系を安定に動作させるためのもの
で、CRの時定数はサンプリング周期の約1.5倍に選ばれ
る。この積分された電圧の正負を電圧比較器４により判
別し、その結果により前記D/A変換器７の出力を、D/A変
換を行う電圧の絶対値を貯えるR/Lシフトレジスタ８と
極性を与える符号判別器６により非線形に増減する。こ
の非線形な性質はR/Lシフトレジスタ８の内容を左に１
ビットシフトして空いた右はしのレジスタ、すなわち最
小ビットに１を入れることによりシフトレジスタの内容
を約２倍に増加させるか、もしくは右に１ビットシフト
して左はしのレジスタ、すなわち最大ビットに０を入れ
ることによりシフトレジスタの内容を約1/2に減少させ
ることにより作られる。シフトレジスタの内容がすべて
零となったとき符号判定器６の極性を反転させる。
差を差動増幅器２により減算し、その差を節点３に接続
された蓄電器により積分する。ここで蓄積器と直列の抵
抗はフィードバック系を安定に動作させるためのもの
で、CRの時定数はサンプリング周期の約1.5倍に選ばれ
る。この積分された電圧の正負を電圧比較器４により判
別し、その結果により前記D/A変換器７の出力を、D/A変
換を行う電圧の絶対値を貯えるR/Lシフトレジスタ８と
極性を与える符号判別器６により非線形に増減する。こ
の非線形な性質はR/Lシフトレジスタ８の内容を左に１
ビットシフトして空いた右はしのレジスタ、すなわち最
小ビットに１を入れることによりシフトレジスタの内容
を約２倍に増加させるか、もしくは右に１ビットシフト
して左はしのレジスタ、すなわち最大ビットに０を入れ
ることによりシフトレジスタの内容を約1/2に減少させ
ることにより作られる。シフトレジスタの内容がすべて
零となったとき符号判定器６の極性を反転させる。
本方式では前記積分器蓄電器の出力電圧が零に近づくよ
うフィードバックが行われる。したがって外部からある
電圧Viが入力されたときシフトレジスタの値としては入
力電圧に最も近い右づめの１の入ったデータ２種v1,v2
の状態をとり、この２つの電圧を出力する割合はv1＜v2
とするとv2−vi対vi−v1となる性質を有する。この方式
ではD/A変換器固有のダイナミックレンジより広いダイ
ナミックレンジの信号を扱うことができるが、D/A変換
器から出力される電圧値として例えば10ビットのD/Aで
は0000000001,0000000011,0000000111,……のごとく大
きくなるに従って荒いきざみの電圧しか出力されないた
め、信号電圧が大きくなると積分容量に蓄えられる誤差
電圧も大きくなる。したがって通常のA/D変換器で変換
を行う場合に比べて信号対雑音比が著しく劣ってしまう
欠点を有している。
うフィードバックが行われる。したがって外部からある
電圧Viが入力されたときシフトレジスタの値としては入
力電圧に最も近い右づめの１の入ったデータ２種v1,v2
の状態をとり、この２つの電圧を出力する割合はv1＜v2
とするとv2−vi対vi−v1となる性質を有する。この方式
ではD/A変換器固有のダイナミックレンジより広いダイ
ナミックレンジの信号を扱うことができるが、D/A変換
器から出力される電圧値として例えば10ビットのD/Aで
は0000000001,0000000011,0000000111,……のごとく大
きくなるに従って荒いきざみの電圧しか出力されないた
め、信号電圧が大きくなると積分容量に蓄えられる誤差
電圧も大きくなる。したがって通常のA/D変換器で変換
を行う場合に比べて信号対雑音比が著しく劣ってしまう
欠点を有している。
またこのフィードバック系の積分キャパシタには直列に
抵抗を挿入する必要があり、これを精度よく作るのは困
難である。
抵抗を挿入する必要があり、これを精度よく作るのは困
難である。
（発明の目的） 本発明の目的はかかる欠点を除去し、信号電圧が大きく
なっても従来のリニアA/D変換器と同等の信号対雑音比
を実現し、しかも抵抗を必要とせず、MIS型集積回路上
に簡単に実現できるA/D変換回路を提供することにあ
る。
なっても従来のリニアA/D変換器と同等の信号対雑音比
を実現し、しかも抵抗を必要とせず、MIS型集積回路上
に簡単に実現できるA/D変換回路を提供することにあ
る。
（発明の構成） 本発明は、電圧比較器と、この電圧比較器出力が論理１
であればカウントに１を足し論理零であれば１を減じる
アップダウンカウンタと、このアップダウンカウンタで
計数されるディジタル値をアナログ電圧に変換する機能
および前記電圧比較器の出力に制御されて前記D/A変換
における最小分解能の1/2から２倍の範囲で一定の正負
の電圧を前記D/A変換出力に重乗して出力する機能を有
するD/A変換器と、アナログ信号入力端子と、このアナ
ログ入力端子から入力される信号から前記D/A変換器出
力を減算する手段と、各A/D変換サイクルで生ずる差電
圧を累算する積分器により構成され、前記積分器の出力
を前記電圧比較器に入力することによりフィードバック
ループを構成する構造を持つA/D変換器であって、前記
最小分解能の1/2から２倍の範囲で一定の正負の電圧を
前記D/A変換器出力に重乗して出力することによりフィ
ードバックループの安定化をはかったことを特徴とする
A/D変換回路にある。
であればカウントに１を足し論理零であれば１を減じる
アップダウンカウンタと、このアップダウンカウンタで
計数されるディジタル値をアナログ電圧に変換する機能
および前記電圧比較器の出力に制御されて前記D/A変換
における最小分解能の1/2から２倍の範囲で一定の正負
の電圧を前記D/A変換出力に重乗して出力する機能を有
するD/A変換器と、アナログ信号入力端子と、このアナ
ログ入力端子から入力される信号から前記D/A変換器出
力を減算する手段と、各A/D変換サイクルで生ずる差電
圧を累算する積分器により構成され、前記積分器の出力
を前記電圧比較器に入力することによりフィードバック
ループを構成する構造を持つA/D変換器であって、前記
最小分解能の1/2から２倍の範囲で一定の正負の電圧を
前記D/A変換器出力に重乗して出力することによりフィ
ードバックループの安定化をはかったことを特徴とする
A/D変換回路にある。
更に本発明によれば、電圧比較器と、この電圧比較器出
力が論理１であればカウントに１を足し、論理零であれ
ば１を減じるアップダウンカウンタと、積分回路と、片
方の電極が信号入力端子と正負２つのリファレンス電圧
源の３つの切替えを外部から与えるクロックおよび前記
アップダウンカウンタの内容で制御されて行う複数のス
イッチに接続され他方の電極が前記積分回路の入力に接
続された複数の蓄電器により構成されるD/A変換器と、
この蓄電器アレイと並列に前記電圧比較器出力とクロッ
クにより制御されて前記信号入力端子と前記正負２つの
リファレンス電圧源の切り替えを行う別のスイッチに片
方の電極が接続され他方の電極が前記積分回路の入力に
接続され前記D/A変換器の最小容量の半分から２倍まで
の範囲のキャパシタンスを有する蓄電器により構成さ
れ、前記積分器出力が前記比較器入力に接続されてルー
プを構成することを特徴とするA/D変換回路が得られ
る。
力が論理１であればカウントに１を足し、論理零であれ
ば１を減じるアップダウンカウンタと、積分回路と、片
方の電極が信号入力端子と正負２つのリファレンス電圧
源の３つの切替えを外部から与えるクロックおよび前記
アップダウンカウンタの内容で制御されて行う複数のス
イッチに接続され他方の電極が前記積分回路の入力に接
続された複数の蓄電器により構成されるD/A変換器と、
この蓄電器アレイと並列に前記電圧比較器出力とクロッ
クにより制御されて前記信号入力端子と前記正負２つの
リファレンス電圧源の切り替えを行う別のスイッチに片
方の電極が接続され他方の電極が前記積分回路の入力に
接続され前記D/A変換器の最小容量の半分から２倍まで
の範囲のキャパシタンスを有する蓄電器により構成さ
れ、前記積分器出力が前記比較器入力に接続されてルー
プを構成することを特徴とするA/D変換回路が得られ
る。
（構成の詳細な説明） 第２図に示すごとく、電圧比較器14の出力はup/downカ
ウンタ18に入力されると共にD/A変換器17にも入力され
る。前記up/downカウンタ18の出力は端子19により外部
に出力されると共にD/A変換器17に入力される。入力信
号は端子11より入力され、D/A変換器の出力電圧が減算
され、積分回路12により前回までに積分された結果に加
えられる。この新しい結果は、電圧比較回路14に印加さ
れ、次のサンプリング時間で比較が行われる。
ウンタ18に入力されると共にD/A変換器17にも入力され
る。前記up/downカウンタ18の出力は端子19により外部
に出力されると共にD/A変換器17に入力される。入力信
号は端子11より入力され、D/A変換器の出力電圧が減算
され、積分回路12により前回までに積分された結果に加
えられる。この新しい結果は、電圧比較回路14に印加さ
れ、次のサンプリング時間で比較が行われる。
かかるフィードバック系によりカウンタ18の値として出
力されるデータは内部にフィードバックループを持って
いるため、時間的に相関を持ち、角周波数をωとしたと
きその雑音電力スペクトルＨ（ω）はD/A変換器の最小
分解能をΔ、サンプリングの周期をＴとしたとき、 により表わされ低い周波数では非常に小さく、高い周波
数で大きくなる性質を有する。したがって端子19より得
られるデータ列に対してディジタルフィルタを付加する
ことにより高いS/N比を達成できる。本回路に用いるD/A
変換器の出力電圧範囲は入力信号電圧の上，下限と等し
いかそれより少し大きい必要がある。また最小分解能電
圧Δは入力される信号周波数をs、最大振幅（ピーク
ピーク値）を2A、サンプリング周波数をcとしたとき Δ2xsA/c とするのが最適である。したがってD/A変換器のビット
数はlog（2A/Δ）/log2に最も近い整数のビット数を持
つことが望ましい。本方式により例えば信号帯域幅4kH
z,精度13ビッドのA/D変換は６ビットのD/A変換器は1MHz
のサンプリング周波数により充分余裕をもって実現でき
る。そして得られるディジタル信号は従来回路では最高
S/N比が40〜50dB止まりであったのに比し、最高80dB以
上のS/N比を達成できる。また本構成では従来回路で必
要であった積分キャパシタと直列の抵抗を必要としない
ため、容易に集積回路により実現することが可能であ
る。
力されるデータは内部にフィードバックループを持って
いるため、時間的に相関を持ち、角周波数をωとしたと
きその雑音電力スペクトルＨ（ω）はD/A変換器の最小
分解能をΔ、サンプリングの周期をＴとしたとき、 により表わされ低い周波数では非常に小さく、高い周波
数で大きくなる性質を有する。したがって端子19より得
られるデータ列に対してディジタルフィルタを付加する
ことにより高いS/N比を達成できる。本回路に用いるD/A
変換器の出力電圧範囲は入力信号電圧の上，下限と等し
いかそれより少し大きい必要がある。また最小分解能電
圧Δは入力される信号周波数をs、最大振幅（ピーク
ピーク値）を2A、サンプリング周波数をcとしたとき Δ2xsA/c とするのが最適である。したがってD/A変換器のビット
数はlog（2A/Δ）/log2に最も近い整数のビット数を持
つことが望ましい。本方式により例えば信号帯域幅4kH
z,精度13ビッドのA/D変換は６ビットのD/A変換器は1MHz
のサンプリング周波数により充分余裕をもって実現でき
る。そして得られるディジタル信号は従来回路では最高
S/N比が40〜50dB止まりであったのに比し、最高80dB以
上のS/N比を達成できる。また本構成では従来回路で必
要であった積分キャパシタと直列の抵抗を必要としない
ため、容易に集積回路により実現することが可能であ
る。
かかる回路を集積回路化するためには回路内部のアナロ
グ部分で扱う電圧振幅が小さい程望ましい特性が期待で
きる。また簡便に集積回路化できることが望ましい。
グ部分で扱う電圧振幅が小さい程望ましい特性が期待で
きる。また簡便に集積回路化できることが望ましい。
（実施例） 次に本発明の具体的回路での実施例を第３図を用いて示
す。本回路は104で示される電圧比較器、108で示される
UP/downカウンタ、107で示される入力電圧からD/A変換
出力の差をとる手段を兼ね備えた６ビットD/A変換器、
および102で示される演算増幅器と蓄電器Csおよびスイ
ッチSF,SGによりつくられる積分回路により構成され
る。
す。本回路は104で示される電圧比較器、108で示される
UP/downカウンタ、107で示される入力電圧からD/A変換
出力の差をとる手段を兼ね備えた６ビットD/A変換器、
および102で示される演算増幅器と蓄電器Csおよびスイ
ッチSF,SGによりつくられる積分回路により構成され
る。
D/A変換器107はC0からC6の７個の蓄電器と、その各々に
接続され１接点は入力端子に１接点は正のリファレンス
電圧VRに、１接点は負のリファレンス電圧−VRに接続さ
れ、各々６ビットカウンタ108の論理状態および電圧比
較器の出力により制御される７個のスイッチS0〜S7によ
り成り立っている。
接続され１接点は入力端子に１接点は正のリファレンス
電圧VRに、１接点は負のリファレンス電圧−VRに接続さ
れ、各々６ビットカウンタ108の論理状態および電圧比
較器の出力により制御される７個のスイッチS0〜S7によ
り成り立っている。
ここで電圧比較器出力で直接制御される電圧が最小分解
能と等しい電圧の場合にはC0＝C1としC2はC1の２倍、C3
はC1の４倍、C4はC1の８倍、C5はC1の16倍、C6はC1の32
倍の容量を持つ。電圧比較器出力で直接制御される電圧
が最小分解能の1/2のときはC0＝C1/2、２倍のときはC0
＝2C1である。またCsはD/A変換器が６ビットの場合には
32倍から64倍が望ましい。
能と等しい電圧の場合にはC0＝C1としC2はC1の２倍、C3
はC1の４倍、C4はC1の８倍、C5はC1の16倍、C6はC1の32
倍の容量を持つ。電圧比較器出力で直接制御される電圧
が最小分解能の1/2のときはC0＝C1/2、２倍のときはC0
＝2C1である。またCsはD/A変換器が６ビットの場合には
32倍から64倍が望ましい。
本回路の１サイクルの動作を順を追って説明する。まず
信号入力サイクルではS0からS6は端子101と接続され、S
Fは開放、SGは閉じられている。この状態では入力電圧
から演算増幅器のオフセット電圧を差し引いた電圧がC0
〜C6に貯えられる。
信号入力サイクルではS0からS6は端子101と接続され、S
Fは開放、SGは閉じられている。この状態では入力電圧
から演算増幅器のオフセット電圧を差し引いた電圧がC0
〜C6に貯えられる。
次にスイッチSGを開き、SFを閉じるとともに６ビットup
/downカウンタの各ビットに貯えられているディジタル
値で論理１の状態をとっているカウンタ段で制御されて
いるスイッチを＋VR端子側に倒し、論理零のカウンタ段
で制御されているスイッチを−VR端子側に倒す。これと
同時に電圧比較器104が前のサンプリングサイクルで出
力した結果が論理１のときはS0を＋VR端子側に倒し、論
理零のときには−VR端子側に倒す。この操作により、演
算増幅器の出力VonはC6をC1の64倍、C1＝C0としたとき
前回の出力電圧をVon-1,UP/downカウンタに貯えられて
いるデータをD/A変換した電圧をVk、D/A変換器の最小分
解能をΔ（Δ＝VR/32）とすると、 Von＝Von-1＋Vi−Vk±Δ となる。ここで最終項の正負は電圧比較器104の出力が
論理１のとき負をとり、論理零のとき正をとる。この動
作サイクルの終りに電圧比較器により積分器出力の正負
を判定する。この判定結果が論理１であればUP/downカ
ウンタに１を加え論理零のときには１を差し引き、次の
信号入力サイクルに入る。すなわちUP/downカウンタは
入力信号とD/A変換出力の差の累積値を最小にするよう
に増減するので誤差の累積値である積分回路の出力電圧
は接地電位に対しD/A変換器の最小分解能の２倍を超え
ない。したがって積分回路に用いる演算増幅器の出力範
囲は非常に小さくてすむため低い電源電圧で動作させる
ことができる利点を有し、電源電圧を高くできないVLSI
に非常に適している。また、積分器の出力電圧の振れが
小さいことは、オフセットキャンセルのためにスイッチ
SGを導通させ演算増幅器の入力電圧と出力電圧を等しく
するために要するいわゆるセトリング時間も非常に小さ
く、この積分回路を高速で動作させるのを容易にする利
点も有している。
/downカウンタの各ビットに貯えられているディジタル
値で論理１の状態をとっているカウンタ段で制御されて
いるスイッチを＋VR端子側に倒し、論理零のカウンタ段
で制御されているスイッチを−VR端子側に倒す。これと
同時に電圧比較器104が前のサンプリングサイクルで出
力した結果が論理１のときはS0を＋VR端子側に倒し、論
理零のときには−VR端子側に倒す。この操作により、演
算増幅器の出力VonはC6をC1の64倍、C1＝C0としたとき
前回の出力電圧をVon-1,UP/downカウンタに貯えられて
いるデータをD/A変換した電圧をVk、D/A変換器の最小分
解能をΔ（Δ＝VR/32）とすると、 Von＝Von-1＋Vi−Vk±Δ となる。ここで最終項の正負は電圧比較器104の出力が
論理１のとき負をとり、論理零のとき正をとる。この動
作サイクルの終りに電圧比較器により積分器出力の正負
を判定する。この判定結果が論理１であればUP/downカ
ウンタに１を加え論理零のときには１を差し引き、次の
信号入力サイクルに入る。すなわちUP/downカウンタは
入力信号とD/A変換出力の差の累積値を最小にするよう
に増減するので誤差の累積値である積分回路の出力電圧
は接地電位に対しD/A変換器の最小分解能の２倍を超え
ない。したがって積分回路に用いる演算増幅器の出力範
囲は非常に小さくてすむため低い電源電圧で動作させる
ことができる利点を有し、電源電圧を高くできないVLSI
に非常に適している。また、積分器の出力電圧の振れが
小さいことは、オフセットキャンセルのためにスイッチ
SGを導通させ演算増幅器の入力電圧と出力電圧を等しく
するために要するいわゆるセトリング時間も非常に小さ
く、この積分回路を高速で動作させるのを容易にする利
点も有している。
第３図の実施例は演算増幅器のオフセット電圧を除去す
る構成であるが、演算増幅器のオフセット電圧はオケセ
ット電圧除去がない場合、本A/D変換器にとって出力符
号にオフセット電圧の直流成分が重乗されるだけであ
る。このオフセット電圧が無視できるときには第４図の
ように信号入力時に第４図のSGを導通させSFを開放し、
D/A変換出力との差をとるときSGを開放してSFを導通さ
せるようにしても動作は全く変わらない。この構造にす
れば信号入力に要する時間が第３図の場合より更に高速
化できる。
る構成であるが、演算増幅器のオフセット電圧はオケセ
ット電圧除去がない場合、本A/D変換器にとって出力符
号にオフセット電圧の直流成分が重乗されるだけであ
る。このオフセット電圧が無視できるときには第４図の
ように信号入力時に第４図のSGを導通させSFを開放し、
D/A変換出力との差をとるときSGを開放してSFを導通さ
せるようにしても動作は全く変わらない。この構造にす
れば信号入力に要する時間が第３図の場合より更に高速
化できる。
（発明の効果） 本発明の方式を用いることにより、ダイナミックレンジ
として従来と同等又はそれ以上、また最高S/N比は従来
に比して数十dB向上し、また、抵抗を必要としないため
非常に容易にMIS型集積回路上に実現することができ
る。
として従来と同等又はそれ以上、また最高S/N比は従来
に比して数十dB向上し、また、抵抗を必要としないため
非常に容易にMIS型集積回路上に実現することができ
る。
第１図は従来ある補間型A/D変換器の構成図で、２は差
動増幅器、４は電圧比較器、６は極性決定回路、７はD/
A変換回路、８はシフトレジスタ。 第２図は本発明の構成を示す図で、12は積分回路、14は
電圧比較器、17はD/A変換器、18はアップダウンカウン
タ。 第３図は本発明の回路を示す図で、102は演算増幅器、1
04は電圧比較器、107は入力電圧との差を得るD/A変換
器、108はアップダウンカウンタ。 第４図は本発明の別の構成例を示す図で、202は演算増
幅器、204は電圧比較器、207は入力電圧との差を得るD/
A変換器、208はアップダウンカウンタ。
動増幅器、４は電圧比較器、６は極性決定回路、７はD/
A変換回路、８はシフトレジスタ。 第２図は本発明の構成を示す図で、12は積分回路、14は
電圧比較器、17はD/A変換器、18はアップダウンカウン
タ。 第３図は本発明の回路を示す図で、102は演算増幅器、1
04は電圧比較器、107は入力電圧との差を得るD/A変換
器、108はアップダウンカウンタ。 第４図は本発明の別の構成例を示す図で、202は演算増
幅器、204は電圧比較器、207は入力電圧との差を得るD/
A変換器、208はアップダウンカウンタ。
フロントページの続き (56)参考文献 特開 昭58−21921（ＪＰ，Ａ) 特開 昭58−12424（ＪＰ，Ａ) 特開 昭61−65626（ＪＰ，Ａ) 特公 昭47−16131（ＪＰ，Ｂ１) 特公 平７−44455（ＪＰ，Ｂ２) 特公 平４−39808（ＪＰ，Ｂ２) 米国特許4764753（ＵＳ，Ａ) 米国特許4384278（ＵＳ，Ａ) 米国特許4195282（ＵＳ，Ａ) 欧州特許169535（ＥＰ，Ｂ) ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯ ＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ, ｖｏｌ．ＳＣ−18，ｎｏ．１，Ｆｅｂｒｕ ａｒｙ 1983，ｐａｇｅｓ 99−105，Ｉ ＥＥＥ，Ｎｅｗ Ｙｏｒｋ，ＵＳ；Ｈ．Ｂ ＲＵＧＧＥＭＡＮＮ：“Ｕｌｔｒａｆａｓ ｔ ｆｅｅｄｂａｃｋ Ａ／Ｄ ｃｏｎｖ ｅｒｓｉｏｎ ｍａｄｅ ｐｏｓｓｉｂｌ ｅ ｂｙ ａ ｎｏｎｕｎｉｆｏｒｍ ｅ ｒｒｏｒ ｑｕａｎｔｉｚｅｒ" ＩＣＡＳＳＰ 85 ＰＲＯＣＥＥＤＩＮ ＧＳ，ＩＥＥＥＥ ＩＮＴＥＲＮＡＴＩＯ ＮＡＬ ＣＯＮＦＥＲＥＮＣＥ ＯＮ Ａ ＣＯＵＳＴＩＣＳ，ＳＰＥＥＣＨ ＡＮＤ ＳＩＧＮＡＬ ＰＲＯＣＥＳＳＩＮＧ, Ｔａｍｐａ，Ｆｌｏｒｉｄａ，26ｔｈ−29 ｔｈ Ｍａｒｃｈ 1985，ｖｏｌ．３ ｏ ｆ ４，ｐａｇｅｓ 1400−1403，ＩＥＥ Ｅ，Ｎｅｗ Ｙｏｒｋ，ＵＳ；Ａ．ＹＵＫ ＡＷＡ ｅｔ ａｌ．：“Ａｎ ｏｖｅｒ ｓａｍｐｌｉｎｇ Ａ−ｔｏ−Ｄ ｃｏｎ ｖｅｒｔｅｒ ｓｔｒｕｃｔｕｒｅ ｆｏ ｒ ＶＬＳＩ ｄｉｇｉｔａｌ ＣＯＤＥ Ｃ’ｓ" 1978 ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ Ｐ．184−185
Claims (1)
- 【請求項１】電圧比較器と、この電圧比較器出力が論理
１であればカウントに１を足し、論理零であれば１を減
じるアップダウンカウンタと、このアップダウンカウン
タで計数されるディジタル値をアナログ電圧に変換する
機能および前記電圧比較器の出力に制御されてD/A変換
における最小分解能の1/2から２倍の範囲で一定の正負
の電圧を前記D/A変換に重畳して出力する機能を有するD
/A変換器と、アナログ信号入力端子から入力される信号
から前記D/A変換器出力を減算する手段と、各A/D変換サ
イクルで生じる差電圧を累算する積分器により構成さ
れ、前記積分器の出力を前記電圧比較器に入力すること
によりフィードバックループを構成することを特徴とす
るA/D変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15226984A JPH0789616B2 (ja) | 1984-07-23 | 1984-07-23 | Ａ／ｄ変換回路 |
| DE8585109189T DE3586187T2 (de) | 1984-07-23 | 1985-07-23 | Analog-digital-wandler. |
| US06/757,989 US4764753A (en) | 1984-07-23 | 1985-07-23 | Analog to digital converter |
| EP85109189A EP0169535B1 (en) | 1984-07-23 | 1985-07-23 | Analog to digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15226984A JPH0789616B2 (ja) | 1984-07-23 | 1984-07-23 | Ａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6130816A JPS6130816A (ja) | 1986-02-13 |
| JPH0789616B2 true JPH0789616B2 (ja) | 1995-09-27 |
Family
ID=15536800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15226984A Expired - Lifetime JPH0789616B2 (ja) | 1984-07-23 | 1984-07-23 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789616B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69331170T2 (de) * | 1992-03-31 | 2002-06-20 | Texas Instruments Inc | Mehrmoden-Analog/Digitalwandler und Verfahren |
| US9806552B2 (en) * | 2016-02-15 | 2017-10-31 | Analog Devices Global | Analog/digital converter with charge rebalanced integrator |
-
1984
- 1984-07-23 JP JP15226984A patent/JPH0789616B2/ja not_active Expired - Lifetime
Non-Patent Citations (3)
| Title |
|---|
| １９７８ＩＳＳＣＣＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓＰ．１８４−１８５ |
| ＩＣＡＳＳＰ８５ＰＲＯＣＥＥＤＩＮＧＳ，ＩＥＥＥＥＩＮＴＥＲＮＡＴＩＯＮＡＬＣＯＮＦＥＲＥＮＣＥＯＮＡＣＯＵＳＴＩＣＳ，ＳＰＥＥＣＨＡＮＤＳＩＧＮＡＬＰＲＯＣＥＳＳＩＮＧ，Ｔａｍｐａ，Ｆｌｏｒｉｄａ，２６ｔｈ−２９ｔｈＭａｒｃｈ１９８５，ｖｏｌ．３ｏｆ４，ｐａｇｅｓ１４００−１４０３，ＩＥＥＥ，ＮｅｗＹｏｒｋ，ＵＳ；Ａ．ＹＵＫＡＷＡｅｔａｌ．："ＡｎｏｖｅｒｓａｍｐｌｉｎｇＡ−ｔｏ−ＤｃｏｎｖｅｒｔｅｒｓｔｒｕｃｔｕｒｅｆｏｒＶＬＳＩｄｉｇｉｔａｌＣＯＤＥＣ’ｓ" |
| ＩＥＥＥＪＯＵＲＮＡＬＯＦＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩＴＳ，ｖｏｌ．ＳＣ−１８，ｎｏ．１，Ｆｅｂｒｕａｒｙ１９８３，ｐａｇｅｓ９９−１０５，ＩＥＥＥ，ＮｅｗＹｏｒｋ，ＵＳ；Ｈ．ＢＲＵＧＧＥＭＡＮＮ："ＵｌｔｒａｆａｓｔｆｅｅｄｂａｃｋＡ／Ｄｃｏｎｖｅｒｓｉｏｎｍａｄｅｐｏｓｓｉｂｌｅｂｙａｎｏｎｕｎｉｆｏｒｍｅｒｒｏｒｑｕａｎｔｉｚｅｒ" |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6130816A (ja) | 1986-02-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |