JPS6130344B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は、アナログ信号を符号化することによ
つて得られたデジタル信号で生じるデータエラー
（欠落）を容易に補償することが可能なデータエ
ラー補償方式に関するものである。 既に音声信号等のアナログ信号をデジタル信号
に変換し、ビデオテープレコーダ即ちVTRを利
用してPCM（パルス・コード・モジユレーシヨ
ン）記録再生することは良く知られている。とこ
ろで、磁気テープにPCM信号を記録した場合、
磁気テープに於けるゴミ、傷、変形等のために
PCM信号のドロツプアウト（再生出力低下）が
しばしば生じる。従来、この種のドロツプアウト
によるデータエラーは例えば実公昭48−42917号
公報に記載されているようにデータエラーの前後
の時点の信号の平均値を求めて補償している。第
１図は従来のデータエラーの直線補間法をデイジ
タル信号に対応したアナログ波形を利用して説明
するものである。今、実線ａで示すアナログ信号
に対応したデータをt₁〜t₇の各時点を得る時に、
t₂時点とt₃時点でのデータd₂及びd₃が欠落してい
たとすれば、t₂の前のt₁時点のデータd₁とt₃の後
のt₄時点のデータd₄とを利用して直線補間演算を
なし、補間用データd₂′とd₃′とを求め、これをt₂
及びt₃時点のデータとしてデジタル信号のデータ
エラーを補償していた。勿論この種の補間方法で
あつても、正しいデータd₂及びd₃の近似データ
d₂′及びd₃′を得ることが出来るので、データエラ
ーの補償は充分に達成出来る。しかし、すべての
データエラーの補償にこの方式を利用すれば補間
演算装置が複雑になることが免れなかつた。以
上、VTRを利用したPCM記録再生に於けるデー
タエラーの補償に付いて述べたが、アナログ信号
をデジタル信号に変換して記録再生する上記以外
の装置に於いても同様な問題がある。 そこで、本発明の目的は、アナログ信号をデジ
タル信号に変換して記録再生する方式に於いてデ
ータエラーの直線補間演算を容易に行うことが出
来るエラー補償方式を提供することにある。 上記目的を達成するための本発明は、アナログ
信号を符号化したデジタル信号のデータエラーを
検出し且つ連続的に発生するデータエラーの個数
を計数すること、前記データエラーの計数値がＮ
＝２^l−１（但しここでＮは実際のデータエラー
数、ｌは正の整数）を満足しない場合には、前記
Ｎよりも大で前記Ｎに最も近い仮想エラー数
N′＝２^l−１を設定すること、前記Ｎ＝２^l−１を
満足するエラー数間又は前記仮想エラー数間を直
線補間するデジタル信号を得るための補間演算に
於ける除数２^lによる除算をシフトレジスタのｌ
回のシフト動作によつて行つて補間用データを得
ること、及び前記補間用データで前記デジタル信
号のエラーを補償することを含んだデータエラー
補償方法に係わるものである。 第２図を参照して本発明を説明すると、第１図
と同様にアナログ信号ａに対応したt₂及びt₃時点
に於けるデータd₂及びd₃が×印で示す如く欠落し
ていれば、第１図と同様に直線補間をしなければ
ならない。これを一般的に考えると、時点ｔ_o
（ここでｎは任意の自然数）とｔ_o+N+1に於けるデ
ータが正常でその間のＮ個のデータが欠落してい
る場合、ｔ_oに於けるデータをＡ（ｔ_o）、ｔ_o+N+1
に於けるデータをＡ（ｔ_o+N+1）とすると、ｔ_oと
ｔ_o+N+1との間でのデータと平均変化分Ｄは Ｄ＝Ａ（ｔ_{ｏ＋Ｎ＋１}）−Ａ（ｔ_ｏ）／Ｎ＋１………
(1) であるから、欠落した部分の仮想データ（補間デ
ータ）は、

【表】 となる。ところが、第１図及び第２図に示す如く
データエラー数が２である場合は、上記の平均変
化分Ｄを求める演算の除数はＮ＋１＝２＋１＝３
であり、除算を容易に行うことが不可能である。
一般に２進デジタル信号の加算及び減算は容易に
行なえるが、除算は加算、減算を何度か繰返して
行うので、回路が複雑になつたり、命令のステツ
プ数が多くなり処理時間が長くなる等の欠点があ
る。しかし、除数（Ｎ＋１）が２^l（ｌは正の整
数）の場合にはシフトレジスタを利用してｌ回シ
フトすれば結果的に２^l即ち（Ｎ＋１）で割つた
ことになる。本発明はここに着目し、補間演算回
路に於ける除算をシフトレジスタのシフトによつ
て行うようにしたものである。そこで、本発明に
於いては、実際に発生したエラー数がＮであつて
もＮ＝２^l−１を満足しなければ除算の除数が２^l
にならなければ、Ｎよりも大でＮに最も近い仮想
エラーN′を設定する。このような仮想エラー数
ＮをN′＝２^l−１とすれば、補間演算に於ける除
算は２^lとなり、シフトレジスタのｌ回のシフト
で補間用データを求めることが出来る。これを第
２図に当てはめると、実際のエラー数Ｎはt₂とt₃
に於いて×印で示すデータd₂とd₃との２個である
が、Ｎ＝２^l−１を満足しないので、Ｎ＝２より
も大きく且つ２^l−１を満足する仮想エラー数
N′＝３を求める。即ちt₄でもエラーが生じている
と仮定したエラー数N′＝３を求める。このよう
な仮想エラー数N′＝３を使用すれば、前述の平
均変化分Ｄを求める式の除数はN′＋１＝３＋１
＝2²となる。従つてシフトレジスタを２回シフト
することによつて、除算をなし、Ｄを決定し、
t₂、t₃、t₄時点の補間用データd₂′、d₃′、d₄′を求め
てエラーを補償する。この結果第２図に於いて点
線で示すような補償が可能になる。 尚、実際にはt₄時点で正しいデータd₄があるの
で、補間演算のみをt₁とt₅のデータd₁とd₅を使用
して行つてt₂及びt₃をデータd₂′とd₃′とで補償した
後に、t₄では実際のデータd₄を使用するように構
成してもよい。この場合は鎖線で示すような補償
となる。 上述から明らかなように本発明によれば、補間
を極めて簡単に達成出来る。また処理時間を短か
くすることも可能である。 以下、図面を参照して本発明の実施例に付いて
述べる。 本発明の１実施例に係わるVTRを利用した
PCM記録再生装置のデータエラー補償回路を示
す第３図に於いて、入力端子１１にはVTRから
読み出された２進符号化PCM信号がFM復調され
て順次に送られてくる。ここに送られてくる
PCM信号はこれを順次にアナログ信号に変換す
ることによつて記録前のアナログ信号を再現する
ことが可能なデジタル信号であり、例えばパリテ
イ・ビツトを含んだ14ビツトで１ワードの信号で
ある。入力端子１１が接続されたデータメモリ１
２は、ランダムアクセスメモリで、データを書き
込み時にはメモリ１２にアドレス切替回路１３を
介して接続された書き込みアドレスカウンタ１４
で指定されたアドレスに書き込みがなされ、デー
タを読み出す時には、メモリ１２にアドレス切替
回路１３を介して接続された読み出しアドレスカ
ウンタ１５で指定されたアドレスから読み出しを
行う。今、データメモリ１２の容量がＭ（ワー
ド）であるとすれば、アドレスカウンタ１４及び
１５にはＭ進カウンタを使用する。Ｍ進カウンタ
は、Ｍ−１の次は０、１、………であるから、メ
モリ１２の全番地にアクセスし、これを繰返すこ
とになる。メモリ１２の各番地を円周上の区間に
対応させると、アドレスカウンタ１４及び１５が
示す値はクロツク端子１６から付与されるクロツ
クによつて１番地づつ円周上を動く。また書き込
みアドレスカウンタ１４で指定する番地と、読み
出しアドレスカウンタ１５で指定する番地とは一
定の間隔を有し、この一定の間隔を保つたまま順
次にアドレス指定を行い、所定のアドレスに信号
を順次に書き込み、また所定のアドレスから信号
を順次に読み出す。この一定の間隔は通常連続的
に発生するデータエラー数に対応した間隔よりも
大である。 尚メモリ１２へのデータの書き込みとメモリ１
２からのデータの読み出しとは交互に行われ、デ
ータの書き込み間を利用して読み出しがなされ
る。 データメモリ１２から読み出されたデータはデ
ータエラーの補償がなされた後に、出力端子１７
から送出され、ここには図示されていない回路で
デジタル・アナログ変換される。 入力端子１１とメモリ１２との間から分岐した
回路に接続されたデータエラー検出回路１８は、
データエラーをチエツクする回路であつて、この
実施例では、パリテイ・チエツクと、ライン３４
から得られるVTRのドロツプアウト検出信号と
によつて行つている。勿論、上記のいずれは１つ
でデータエラーを検出しても差支えない。データ
エラー検出回路１８にはクロツク端子１６が接続
されているので、データエラーの判定はクロツク
信号に同期してなされる。もし、データエラーが
検出されれば、ライン１９にエラー検出信号が発
生し、フリツプフロツプ２０のセツト端子Ｓにセ
ツト信号として入力される。これによりフリツプ
フロツプ２０はセツトされ、出力端子Ｑから高レ
ベル出力信号が得られる。フリツプフロツプ２０
出力端子ＱはANDゲート２１を介してエラーカ
ウンタ２２の入力端子に接続され、上記ANDゲ
ート２１のもう一方の入力端子にはクロツク端子
１６が接続されているので、クロツク信号に同期
してエラーカウンタ２２にフリツプフロツプ２０
の出力が入力され、エラーカウンタ２２のカウン
トが１つ進み、データエラーが計数される。エラ
ーが継続していれば、フリツプフロツプ２０の出
力が高レベルに保たれ、次のクロツク信号が
ANDゲート２１に入力されると、エラーカウン
タ２２のカウントがまた１つ進む。従来の方式で
はエラーが回復すれば直ちにフリツプフロツプ２
０をリセツトしたが、本発明の方式では特定の条
件が満足されたときにリセツトする。即ちエラー
数が２^l−１で且つデータがエラーでない場合に
限り、フリツプフロツプ２０をリセツトする。こ
の動作をなすために、エラーカウンタ２２の出力
側にカウタ出力判定回路２３が接続され、この判
定回路２３の出力がANDゲート２４の一方端子
に接続され、ANDゲート２４の他方の反転入力
端子にデータエラー検出回路１８の出力端子が接
続され、ANDゲート２４の出力がフリツプフロ
ツプ２０のリセツト端子Ｒに接続されている。 カウンタ出力判定回路２３はエラーカウンタ２
２で計数した実際のエラー数Ｎ又は仮想エラー数
N′が２^l−１を満足するかどうはを判定する回路
である。但し、このカウンタ出力判定回路２３は
最終的エラーを判定するのみでなく、途中のエラ
ー数であつても２^l−１の条件を満足すれば、出
力を発生する。しかし、途中のエラー計数出力が
２^l−１を満足する毎に出力が発生し、これが
ANDゲート２４に入力されても、データエラー
検出回路１８からエラー検出信号が発生していれ
ば、これが反転されて低レベルでANDゲートに
入力されるので、ANDゲート１４からフリツプ
フロツプ２０のリセツト信号が発生せず、フリツ
プフロツプ２０はセツト状態に保たれる。今、実
際の最終エラー数ＮがＮ＝２^l−１を満足しない
値であるとすれば、ANDゲート２４にはエラー
検出信号は入力されなくなるが、カウンタ出力判
定回路２３からは出力がANDゲート２４に付与
されず、ANDゲート２４からリセツト信号が発
生することはない。フリツプフロツプ２０はリセ
ツトされるまで高レベル信号を発生し続けるの
で、次のクロツク信号によつてANDゲート２１
からカウンタ入力信号が発生し、エラーカウンタ
２２の計数が１つ進み、２^l−１を満足する計数
値になる。このカウンタ出力は実際のエラー数で
ないので、本発明では仮想エラー数N′と呼んで
いる。２^l−１を満足する仮想エラー数N′によつ
てカウンタ出力判定回路２３から出力が発生すれ
ば、ANDゲート２４に入力され、この時既にも
う一方の入力のエラー検出信号は消滅しているの
で、ANDゲート２４からリセツト信号が発生
し、フリツプフロツプ２０はリセツトされる。フ
リツプフロツプ２０がリセツトされゝば、その出
力が低レベルとなるので、ANDゲート２１に次
のクロツク信号が入力されても、エラーカウンタ
２２に計数入力信号が付与されることはない。ま
たフリツプフロツプ２０の出力端子Ｑはエラーカ
ウンタ２２のリセツト端子に接続されているの
で、フリツプフロツプ２０が低レベルになると、
カウンタ２２はリセツトされる。 エラーカウンタ２２の出力端子はエラーアドレ
ス及びエラー個数メモリ２５の入力端子に結合さ
れ、またフリツプフロツプ２０の出力端子が上記
メモリ２５のもう一つの入力端子に結合され、更
に書き込みアドレスカウンタ１４の出力端子が上
記メモリ２５の更に別の入力端子に結合されてい
る。上記エラーアドレス及びエラー個数メモリに
は所謂FiF（first in first out）メモリが使用
されており、最初のエラーが検出されてフリツプ
フロツプ２０の出力が高レベルになると、書き込
みアドレスカウンタ１４で１つ前に指定されたア
ドレスを記憶する。即ちデータメモリ１２でデー
タエラーが最初に生じた番地の１つ前の番地を記
憶する。またフリツプフロツプ２０の出力が低レ
ベルに反転したときに、メモリ２５はエラーカウ
ンタ２２の出力を記憶する。即ちＮ＝２^l−１を
満足する実際のエラー数Ｎ又はN′＝２^l−１を満
足する仮想エラー数N′を記憶する。メモリ２５
で記憶されたアドレスとエラー数とを一組として
出力側で補間演算に使用されるが、出力端での処
理が終らないうちに次のエラーが発生したら、こ
れも記憶し、メモリ２５の出力ライン２６には先
に入つたものから順次に送り出す。 メモリ２５のもう一つの出力ライン２７はアド
レス比較回路２８の一方の入力端子に結合され、
アドレス比較回路２８の他方の入力端子には読み
出しアドレスカウンタ１５の出力端子が結合され
ている。従つて、このアドレス比較回路２８では
読み出しアドレスとメモリ２５で記憶されている
最初のエラーの１つ前のアドレスとを比較し、両
者の一致出力を発生する。両者の一致出力が得ら
れると補間演算が開始される。 補間演算回路２９には、メモリ２６、アドレス
比較回路２８及びデータメモリ１２が夫々結合さ
れ、夫々の出力が入力される。この補間演算回路
２９の出力は切替回路３０を介して送り出され
る。 ３１は切替制御回路であつて、アドレス比較回
路２８とエラー個数メモリ２５とから信号を受け
て、補間演算回路２９から出力を送り出す期間の
みの補間演算回路２９を出力端子１７に接続し、
補間データを出力させない期間にはデータメモリ
１２を出力端子１７に接続するように切替回路３
０を制御する。 アドレス比較回路２８とエラー個数メモリ２５
とに接続された補間読み出し用アドレス指定回路
３２は、補間演算時にＮ又はN′個のエラー後の
データを読み出すためのアドレス指定を行うため
の回路である。補間読み出し用アドレス指定回路
３２の出力をアドレス切替回路１３を介してメモ
リ１２に送るための制御は、アドレス切替制御回
路３３によつて行われる。アドレス切替制御回路
３３には書き込みアドレスカウンタ用クロツク信
号と読み出しアドレスカウンタ用クロツク信号と
アドレス比較回路２８の出力とが夫々入力され、
書き込みアドレス指定時には書き込みアドレスカ
ウンタ１４をデータメモリ１２に接続し、読み出
しアドレス指定時には読み出しアドレスカウンタ
１５をデータメモリ１２に接続し、補間演算時に
は補間読み出し用アドレス指定回路３２をデータ
メモリ１２に接続する制御信号がアドレス切替制
御回路３３で形成される。 この装置に於いては書き込みアドレスカウンタ
１４で指定するアドレスカウンタ１５で指定する
アドレスとの間にデータ個数以上の差があるの
で、読み出しアドレスカウンタ１５が最初のエラ
ーアドレスを指定するときにはすべてのエラーが
データメモリ１２に書き込まれている。従つてＮ
又はN′のエラー個数に基づいてＮ又はN′のエラ
ー後のデータを読み出すことが可能である。Ｎ又
はN′後のデータの読み出し及び第１番目のデー
タを補間するデータの演算はエラー前のデータが
読み出しアドレスカウンタ１５で読み出された時
点と第１番目のエラーアドレスがカウンタ１５で
指定される時点との間に於いて迅速に行われる。
そして、補間演算回路２９から得られる補間用デ
ータは読み出しアドレスカウンタ１５が第１番目
のエラーアドレスを指定する時点に同期して出力
端子１７に送り出される。同様に第２番目のエラ
ーを補償する補間用データは読み出しアドレスカ
ウンタ１５が第２番目のエラーアドレスを指定す
る時点に同期して出力端子１７に送出される。 補間演算回路２９はメモリ、シフトレジスタを
使用した除算回路、加算回路、減算回路等で構成
されており、エラー発生直前のデータとエラー発
生後のデータとＮ又はN′のエラー個数との入力
によつて前記の(1)式及び(2)式の計算を行う。本発
明のエラー補償方式では、エラー個数メモリ２５
から(1)式の除数となるＮ＋１が必ず２^lの値で補
間演算回路２９に入力されるので、(1)式の計算は
シフトレジスタをｌ回シフトすることによつて達
成される。例えば第２図はt₁に於ける番地のデー
タが10進数で110、t₅に於ける番地のデータが10
進数で150、エラーカウンタ２２の出力を10進数
の３とすれば、10進数の計算式で １５０−１１０／３＋１＝４０／４＝10 の計算をしなければならない。本発明では除算回
路がシフトレジスタで構成され、２進化デジタル
信号で処理されるので、今、シフトレジスタには
まず10進数の40に対応して第４図Ａに示す如く
101000の２進数が計数され、Ｎ＋１＝２^l＝４か
ら決まるｌ＝２によつてまず第１回目のシフトを
すれば、第４図Ｂに示す如く010100の計数とな
り、また第２回目のシフトをすれば、第４図Ｃに
示す如く001010となる。第４図Ｃに示す計数
001010は10進数の10に対応しているので、10進数
で４０／４＝10の計算をしたと同じ結果を得ることが出 来る。(1)式に示すＤが求められたら２進数001010
のＤを利用して(2)式のエラー補間用データを求め
る。今、10進数で考えれば、(2)式から第２図の補
間データd₂′、d₃′及びd₄′を次のように決定する。 d₂′＝Ａ（t₂）＝110＋10＝120 d₃′＝Ａ（t₃）＝120＋10＝130 d₄′＝Ａ（t₄）＝130＋10＝140 尚前述したように第２図ではt₄に於いて正しい
データd₄が得られているので、t₄に於いてはd₄を
使用し、鎖線で示すように補間してもよい。 上述の如き補間演算で得られた補間用データ
は、切替回路３０を介して出力端子１７に送られ
る。これにより、第２図に於いて点線で示すよう
な補間を行うことが出来る。 次に第５図のフローチヤートにより仮想エラー
数の設定の仕方についてみると、順次送られて来
る２進デジタル信号は１のカウンタクリアを通過
し２によつて何番目のデータであるかを判定さ
れ、３によつて該データにエラーがあるか否かを
判断される。ここに於いて該データにエラーがな
い場合は次のデータも上記の順序を通りエラーの
有無を判断される。３に於いてデータがある場
合、データは４でカウンタをプラス１にし５によ
つて該データが何番目のデータであるかを判定さ
れる。上記エラーがあるデータの次のデータにも
エラーがあると６によつて判断された場合は４で
カウンタを更にプラス１にし５によつてこのデー
タが何番目のデータであるかを判定され、エラー
が続く限りは４でカウンタが順次加算されてい
く。６に於いてデータが回復即ちエラーなしと判
断された場合カウンタ数値に１を加えた値が２^l
かどうか判断され、２^lとなつていない場合上記
カウンタ数値（実際のエラー個数）より大でこれ
に最も近い２^lになるよう回復データもエラーと
みなしてカウントし続け、カウンタ数値＋１＝２
^lとなつた時のｌの値をもつて補間処理（ｌ回シ
フト）を行う。 これ迄の説明から明らかなように、本発明では
補間演算回路にシフトレジスタを使用し、補間演
算に於ける除数が２^lになるように設定し、シフ
トレジスタのｌ回のシフトで除算をなすので、演
算回路を簡略化することが出来る。また命令のス
テツプ数を少なくすることが可能であり、処理時
間を短かくすることが出来る。 以上本発明の１実施例に付いて述べたが、本発
明は上述の実施例に限定されるものではなく、更
に変形可能なものである。例えば、VTRによる
PCM記録再生以外にも適用可能である。また補
間演算回路２９に補間演算に必要な情報を付与す
る回路構成は種々変形しても差支えない。また実
施例ではデータエラー検出回路１８ではパリテ
イ・チエツクとドロツプアウトとに基づいてデー
タエラーを検知し、この出力を補間演算に直接に
利用しているが、これに代つてデータエラーを判
定したら、この結果を一且メモリにてデジタル信
号信号に付加し即ちエラー情報（エラービツト）
を含んだデジタル信号を形成し、入力端子１１か
らエラー情報を含んだデジタル信号が入力される
ようになし、このエラー情報に基づいてデータエ
ラー検出回路１８がデータエラーを検出するよう
にしてもよい。

【図面の簡単な説明】

第１図は従来の直線補間を説明するためのグラ
フ、第２図は本発明の直線補間を説明するための
グラフ、第３図は本発明の１実施例に係わる補間
処理回路のブロツク図、第４図は第３図の回路に
於けるシフトレジスタの動作を説明するための説
明図、第５図は本発明を説明するためのフローチ
ヤートである。 尚図面に用いられている符号に於いて、１２は
データメモリ、１３はアドレス切替回路、１４は
書き込みアドレスカウンタ、１５は読み出しアド
レスカウンタ、１８はデータエラー検出回路、２
０はフリツプフロツプ、２２はエラーカウンタ、
２３はカウタ出力判定回路、２５はエラーアドレ
ス及びエラー個数メモリ、２９は補間演算回路で
ある。

Claims (1)

1. 【特許請求の範囲】 １ アナログ信号を符号化したデジタル信号のデ
   ータエラーを検出し且つ連続的に発生するデータ
   エラーの個数を計数すること、 前記データエラーの計数値がＮ＝２^l−１（但
   しここでＮは実際のデータエラー数、ｌは正の整
   数）を満足しない場合には、前記Ｎよりも大で前
   記Ｎに最も近い仮想エラー数N′＝２^l−１を設定
   すること、 前記Ｎ＝２^l−１を満足するエラー数間又は前
   記仮想エラー数間を直線補間するデジタル信号を
   得るための補間演算に於ける除数２^lによる除算
   をシフトレジスタのｌ回のシフト動作によつて行
   つて補間用データを得ること、及び 前記補間用データで前記デジタル信号のエラー
   を補償すること を含んだデータエラー補償方法。