JPS61292769A - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
- Publication number
- JPS61292769A JPS61292769A JP13304085A JP13304085A JPS61292769A JP S61292769 A JPS61292769 A JP S61292769A JP 13304085 A JP13304085 A JP 13304085A JP 13304085 A JP13304085 A JP 13304085A JP S61292769 A JPS61292769 A JP S61292769A
- Authority
- JP
- Japan
- Prior art keywords
- processing system
- common bus
- input
- information
- interrupt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、共通バス上に複数の処理系が混在するデータ
処理システムに関する木のである。
処理システムに関する木のである。
（従来の技術）
共通バス上に複数の処理系が混在するデータ処理システ
ムにおいては共通バスに接続されていることから柔軟な
システム構築が可能であるが１反面運用時においては各
処理系の分離を明確にする必要がある。
ムにおいては共通バスに接続されていることから柔軟な
システム構築が可能であるが１反面運用時においては各
処理系の分離を明確にする必要がある。
従来のデータ処理システムにおいては、共通バス上の複
数の処理系の識別を各装置の装置番号情報の１部を系番
号情報とすることによって行なうものであった。すなわ
ち、混在する処理系の数の最大をＮ、各処理系に属する
装置数の最大をＭとすると各装置の装置番号情報は（ｌ
ｏｇ２Ｎ＋ｌｏｇ２Ｍ）ｂｉｔにて構成され、各装置は
、共通バス上の受信先装置番号情報が自装置を示し、か
つ送信元装置番号情報の系番号情報が自装置の系番号情
報と等しいことによシ受信動作を行うものであった。
数の処理系の識別を各装置の装置番号情報の１部を系番
号情報とすることによって行なうものであった。すなわ
ち、混在する処理系の数の最大をＮ、各処理系に属する
装置数の最大をＭとすると各装置の装置番号情報は（ｌ
ｏｇ２Ｎ＋ｌｏｇ２Ｍ）ｂｉｔにて構成され、各装置は
、共通バス上の受信先装置番号情報が自装置を示し、か
つ送信元装置番号情報の系番号情報が自装置の系番号情
報と等しいことによシ受信動作を行うものであった。
例えば、混在する処理系の数の最大を４．各処理系に属
する装置数の最大を１６とすると０系に属する装置の装
置番号情報は２進数表現で“００ＸＸＸｘ″′、１系に
属する装置は“ＱＩＸＸＸＸ“、２系に属する装置は“
ｌ Ｑ ＸＸＸＸ“、３系に属する装置は“ＬＩＸＸｘ
ｘ“にて表現されていた。伺“ｘｘｘｘ ”は４ｂｉｔ
の２進数であり、処理系内装置番号を示す。
する装置数の最大を１６とすると０系に属する装置の装
置番号情報は２進数表現で“００ＸＸＸｘ″′、１系に
属する装置は“ＱＩＸＸＸＸ“、２系に属する装置は“
ｌ Ｑ ＸＸＸＸ“、３系に属する装置は“ＬＩＸＸｘ
ｘ“にて表現されていた。伺“ｘｘｘｘ ”は４ｂｉｔ
の２進数であり、処理系内装置番号を示す。
（発明が解決しようとする問題点）
しかしながら、上記方式においては共通バスの送信元装
置番号情報、及び受信先装置番号情報の各々においてｌ
Ｏｇｚ Ｎ本の信号線の増加となシ、又１装置に装置番
号が１つであるため１装置が同時に複数の系に属するこ
とができず、共有入出力装置の様に複数の処理系に属す
る装置を実現するためには、各処理系からのアクセスに
先立って共有装置の装置番号情報を変更する必要があり
処理能力の低下となるという問題点があった。
置番号情報、及び受信先装置番号情報の各々においてｌ
Ｏｇｚ Ｎ本の信号線の増加となシ、又１装置に装置番
号が１つであるため１装置が同時に複数の系に属するこ
とができず、共有入出力装置の様に複数の処理系に属す
る装置を実現するためには、各処理系からのアクセスに
先立って共有装置の装置番号情報を変更する必要があり
処理能力の低下となるという問題点があった。
本発明は以上述べた従来技術における信号線の増加、及
び１装置が同時に複数の処理系に属することができない
という問題点を除去し、単１処理系時と比較して信号線
を増加させることなしに。
び１装置が同時に複数の処理系に属することができない
という問題点を除去し、単１処理系時と比較して信号線
を増加させることなしに。
共通バス上における複数の処理系の識別を可能とし、伺
かつ同時に複数の処理系に属する共有装置の接続が可能
なデータ処理システムを提供することを目的とする。
かつ同時に複数の処理系に属する共有装置の接続が可能
なデータ処理システムを提供することを目的とする。
（問題点を解決するための手段）
前記目的を達成するための本発明の特徴は、共通バス上
に複数の処理系が混在するデータ処理システムにおいて
、前記共通バスに全処理系に共通のシステム制御装置（
ＳＣＴＬ）がもうけられ、前記共通バスに接続される各
入出力装置は共通バスコントロール部（ＳＢＣ）ｔ−有
り、 該共通パスコ／トロール部（ＳＢＣ）は、自己の
属する処理系に対する論理的接続情報と、各処理系の中
央処理装置（ＣＰＵ）の装置番号情報をふくむ系構成情
報を、前記システム構成装置（ＳＣＴＬ）からの指定に
従って記憶する手段を有し、前記共通バスコントロール
部（ＳＢＣ）は、前記系構成情報に従って、自装置への
入出力命令に対しては命令を送出した装置の装置番号を
チェックして論理的に接続されている系の中央処理装置
に対してのみ応答し、他装置に対しては無応答とし、前
記共通バスコントロール部（ＳＢＣ）は、前記系構成情
報に従って、チャネルから割込要求をうけたとき、論理
的に接続された全ての処理系に割込を送出し、最も早く
割込処理可能となった処理系の中央処理装置（ＣＰＵ）
に対して割込情報を送出するデータ処理システムにある
。
に複数の処理系が混在するデータ処理システムにおいて
、前記共通バスに全処理系に共通のシステム制御装置（
ＳＣＴＬ）がもうけられ、前記共通バスに接続される各
入出力装置は共通バスコントロール部（ＳＢＣ）ｔ−有
り、 該共通パスコ／トロール部（ＳＢＣ）は、自己の
属する処理系に対する論理的接続情報と、各処理系の中
央処理装置（ＣＰＵ）の装置番号情報をふくむ系構成情
報を、前記システム構成装置（ＳＣＴＬ）からの指定に
従って記憶する手段を有し、前記共通バスコントロール
部（ＳＢＣ）は、前記系構成情報に従って、自装置への
入出力命令に対しては命令を送出した装置の装置番号を
チェックして論理的に接続されている系の中央処理装置
に対してのみ応答し、他装置に対しては無応答とし、前
記共通バスコントロール部（ＳＢＣ）は、前記系構成情
報に従って、チャネルから割込要求をうけたとき、論理
的に接続された全ての処理系に割込を送出し、最も早く
割込処理可能となった処理系の中央処理装置（ＣＰＵ）
に対して割込情報を送出するデータ処理システムにある
。
（作用）
入出力装置が共通バスコントロール部に系構成情報をも
ち、該情報に従って入出力動作及び割込動作を行なう。
ち、該情報に従って入出力動作及び割込動作を行なう。
従って、処理系が単一の場合に比べて、信号線を増加さ
せずに、複数の処理系の識別が可能となり、かつ、各入
出力装置が同時に複数の処理系に属することが可能とな
シ、本発明、の目的が達成されるのである。
せずに、複数の処理系の識別が可能となり、かつ、各入
出力装置が同時に複数の処理系に属することが可能とな
シ、本発明、の目的が達成されるのである。
（実施例）
第１図は本発明に係わるデータ処理システムの構成例を
示す。共通バス１には、唯一のシステム制御装置（ＳＣ
ＴＬ）２、処理系ａに属する中央処理装置（ＣＰＵａ）
３．入出力装置（ＣＨａ）４、主記憶装置（ＭＥＭａ）
５−処理系すに属する中央処理装置（ＣＰＵｂ）６、入
出力装置（ＣＨｂ）７、主記憶装置（ＭＥＭｂ）８．処
理系ａ及び処理系すに属する共有入出力装置（ＣＨａｂ
）９が接続されている。
示す。共通バス１には、唯一のシステム制御装置（ＳＣ
ＴＬ）２、処理系ａに属する中央処理装置（ＣＰＵａ）
３．入出力装置（ＣＨａ）４、主記憶装置（ＭＥＭａ）
５−処理系すに属する中央処理装置（ＣＰＵｂ）６、入
出力装置（ＣＨｂ）７、主記憶装置（ＭＥＭｂ）８．処
理系ａ及び処理系すに属する共有入出力装置（ＣＨａｂ
）９が接続されている。
第２図は第１図にて示したＣＨａ４の１実施例を示すブ
ロック図である。共通バスコントロール部（ＳＢＣ）１
０はＣＨａ４と共通バス１とのイノタフエースの制御を
行う。受信先装置番号（ＲＭＮｏ〜、）１１は共通バス
１にて通信を行う際の受信装置を指定する信号線、送信
元装置番号（５ＭＮｏ〜、）１２は送信装置を示す信号
線、コントロール（ＣＴＬｏ〜、）１３は通信の種別を
指定する信号線、データ（ＤＡＴＯ〜３１）１４は通信
データを示す信号線、割込（ＩＮＴａ）１５は処理系ａ
の割込信号線、割込許可（ＩＡＯａ）１６は処理系ａの
割込許可信号線、割込（ＩＮＴｂ）１７は処理系すの割
込信号線、割込許可（ＩＡＯｂ）１８は処理系すの割込
許可信号線である。
ロック図である。共通バスコントロール部（ＳＢＣ）１
０はＣＨａ４と共通バス１とのイノタフエースの制御を
行う。受信先装置番号（ＲＭＮｏ〜、）１１は共通バス
１にて通信を行う際の受信装置を指定する信号線、送信
元装置番号（５ＭＮｏ〜、）１２は送信装置を示す信号
線、コントロール（ＣＴＬｏ〜、）１３は通信の種別を
指定する信号線、データ（ＤＡＴＯ〜３１）１４は通信
データを示す信号線、割込（ＩＮＴａ）１５は処理系ａ
の割込信号線、割込許可（ＩＡＯａ）１６は処理系ａの
割込許可信号線、割込（ＩＮＴｂ）１７は処理系すの割
込信号線、割込許可（ＩＡＯｂ）１８は処理系すの割込
許可信号線である。
第３図は第２図にて示した共通バスコントロール部Ｓ
Ｂ Ｃ１０において系構成情報をシステム制御装置５Ｃ
ＴＬ２からの通信によシ自己の共通バスコントｏ−ル部
ＳＢＣ内に設定することに関する部分のブロック図であ
る。
Ｂ Ｃ１０において系構成情報をシステム制御装置５Ｃ
ＴＬ２からの通信によシ自己の共通バスコントｏ−ル部
ＳＢＣ内に設定することに関する部分のブロック図であ
る。
処理系ａの接続情報（ＡＶＬＤ ） １９ 、処理系ａ
のＣＰＵ装置番号情報（ＡＣＰａ−３） ２０、処理系
すの接続情報（ＢＶＬＤ）２１、及び処理系ｂ（７）Ｃ
ＰＵ装置番号情報（ＢＣＰｏ −ｓ ） ２２はＤＡＴ
ｏ −３＋ １４によシ共通バス１へ接続されている。
のＣＰＵ装置番号情報（ＡＣＰａ−３） ２０、処理系
すの接続情報（ＢＶＬＤ）２１、及び処理系ｂ（７）Ｃ
ＰＵ装置番号情報（ＢＣＰｏ −ｓ ） ２２はＤＡＴ
ｏ −３＋ １４によシ共通バス１へ接続されている。
自装置番号情報（ＭＮＲｏ〜、）ｎは比較器（ＭＣＨ）
２４へ接続しテオリ、ＭＣＨ２４はＲＭＮｏ−３ｎとＭ
ＮＲＯ−３２３を入力とし、イネーブル線（ＥＮ）２５
によりコントロールデコーダ（ＤＥＣ）２６へ接続され
ている。コントロールデコーダＤＥＣ２６はＣＴＬｏ〜
３１３が入力され設定受信線（ＳＥＴＵＰ）ｎによ！Ｉ
ＡＮＤ素子四に接続されている。ＡＮＤ素子公はクロッ
ク信号と５ＥＴＵＰ２７が入力され書込指示線（ＷＥＮ
）２９により ＡＶＬＤ１９ 、 ＡＣＰｏ −ｓ ２
０ 。
２４へ接続しテオリ、ＭＣＨ２４はＲＭＮｏ−３ｎとＭ
ＮＲＯ−３２３を入力とし、イネーブル線（ＥＮ）２５
によりコントロールデコーダ（ＤＥＣ）２６へ接続され
ている。コントロールデコーダＤＥＣ２６はＣＴＬｏ〜
３１３が入力され設定受信線（ＳＥＴＵＰ）ｎによ！Ｉ
ＡＮＤ素子四に接続されている。ＡＮＤ素子公はクロッ
ク信号と５ＥＴＵＰ２７が入力され書込指示線（ＷＥＮ
）２９により ＡＶＬＤ１９ 、 ＡＣＰｏ −ｓ ２
０ 。
ＢＶＬＤ２１ 、 ＢＣＰｏ−３２２へ接続されている
。
。
第４図は第２図にて示した共通バスコントロール部５Ｂ
ＣＩＯにおいて入出力命令に対してアクセス権のチェッ
クを行なうことに関する部分のブロック図であるｏ Ａ
ＶＬＤ １９ 、 ＡＣＰｏ −ｓ ２０ 、 ＢＶＬ
Ｄ２１ 。
ＣＩＯにおいて入出力命令に対してアクセス権のチェッ
クを行なうことに関する部分のブロック図であるｏ Ａ
ＶＬＤ １９ 、 ＡＣＰｏ −ｓ ２０ 、 ＢＶＬ
Ｄ２１ 。
Ｂ ＣＰｏ −ｓ Ｚ２ 、 ＭＮＲ２３，ＭＣＨ２４
、ＥＮ ２５ 、 ＤＥＣ２６は第３図のものと同一で
ある。
、ＥＮ ２５ 、 ＤＥＣ２６は第３図のものと同一で
ある。
処理系ａのＣＰＵ装置番号比較器（ＡＭＣＨ）３０はＡ
ＣＰｏ−３２０と５ＭＮｏ−５１２を入力としＡＮＤ素
子３２へ接続されている。処理系すのＣＰＵ装置番号比
較器（ＢＭＣＨ）３１はＢＣＰ、−３２２と５ＭＮｏ−
、１２を入力としＡＮＤ素子３３へ接続されている。Ａ
ＮＤ素子３２はＡＶＬＤ１９とＡＭＣＨ３０を入力とＬ
ＯＲ素子あへ接続されている。ＡＮＤ素子おはＢＶＬＤ
２１とＢ ＭＣＨ３１を入力としＯＲ素子あへ接続され
ている。
ＣＰｏ−３２０と５ＭＮｏ−５１２を入力としＡＮＤ素
子３２へ接続されている。処理系すのＣＰＵ装置番号比
較器（ＢＭＣＨ）３１はＢＣＰ、−３２２と５ＭＮｏ−
、１２を入力としＡＮＤ素子３３へ接続されている。Ａ
ＮＤ素子３２はＡＶＬＤ１９とＡＭＣＨ３０を入力とＬ
ＯＲ素子あへ接続されている。ＡＮＤ素子おはＢＶＬＤ
２１とＢ ＭＣＨ３１を入力としＯＲ素子あへ接続され
ている。
ＯＲ素子翼はＡＮＤ素子３２ 、３３を入力としＡＮＤ
素子３６へ接続されている。ＡＮＤ素子３６はＯＲ素子
３４とＤＥＣ２６の出力である入出力命令受信線（ＩＯ
ＩＳＴ）３５を入力とし入出力命令受信指示線ＣＡＬＬ
３７にてＣＨへ接続されている。
素子３６へ接続されている。ＡＮＤ素子３６はＯＲ素子
３４とＤＥＣ２６の出力である入出力命令受信線（ＩＯ
ＩＳＴ）３５を入力とし入出力命令受信指示線ＣＡＬＬ
３７にてＣＨへ接続されている。
第５図は第２図にて示した共通バスコントロール部５Ｂ
ＣＩＯにおいて割込送出を行うことに関する部分のブロ
ック図であるｏ ＡＶＬＤ１９ 、 ＡＣＰｏ −ｓ
２０ 。
ＣＩＯにおいて割込送出を行うことに関する部分のブロ
ック図であるｏ ＡＶＬＤ１９ 、 ＡＣＰｏ −ｓ
２０ 。
ＢＶＬＤ ２１ 、 ＢＣｐｏ ＋−３２２は第３図の
ものと同一である。
ものと同一である。
ＣＨからの割込要求線（ＩＲＥＱ）３８はＡＮＤ素子３
９．４０へ接続さレテイる０ＡＮＤ素子３９は、ＡＶＬ
Ｄ１９とＩＲＥＱ３８を入力とし、その出力はｌＮＴａ
１５としてＡＮＤ素子４１と共通バス１へ接続されてい
る。
９．４０へ接続さレテイる０ＡＮＤ素子３９は、ＡＶＬ
Ｄ１９とＩＲＥＱ３８を入力とし、その出力はｌＮＴａ
１５としてＡＮＤ素子４１と共通バス１へ接続されてい
る。
ＡＮＤ素子４０はＢＶＬＤ２１とＩＲＥＱ３８を入力と
しその出力はｌＮＴｂ１７としてＡＮＤ素子４２と共通
バス１へ接続されている。ＡＮＤ素子４１はＡＮＤ素子
３９とＩＡＯａ１６を入力としＯＲ素子４３と先着決定
回路（ＡＲＢＴ）４５へ接続されている。ＡＮＤ素子４
２はＡＮＤ素子４０とＩＡＯｂ１８を入力としＯＲ素子
４３とＡＲＢ Ｔ４５へ接続されている。ＯＲ素子４３
はＡＮＤ素子４１ 、４２を入力とし割込許可線（ＩＡ
ＣＫ）４４にてＣＨへ接続されている。ＡＲＢＴ４５は
ＡＮＤ素子４１゜４２を入力としＣＰＵ装置番号選択回
路（ｌ５ＥＬ） ４６へ接続されているＱ ｌ５ＥＬ４
６はＡＣＰｏ−ｓ２０とＢ ＣＰｏ 〜ｓｎを入力とし
受信先装置番号選択回路（Ｒ８ＥＬ）４７へ接続されて
いる。Ｒ３ＥＬ４７はｌ５ＥＬ４６と受信先装置番号情
報（ＲＭＮＲｏ〜３）４８と割込通信指示線（Ｉ ＳＮ
Ｄ ） ４９を入力としＲＭＮＯ−３１１にて共通バス
ｌに接続されている。
しその出力はｌＮＴｂ１７としてＡＮＤ素子４２と共通
バス１へ接続されている。ＡＮＤ素子４１はＡＮＤ素子
３９とＩＡＯａ１６を入力としＯＲ素子４３と先着決定
回路（ＡＲＢＴ）４５へ接続されている。ＡＮＤ素子４
２はＡＮＤ素子４０とＩＡＯｂ１８を入力としＯＲ素子
４３とＡＲＢ Ｔ４５へ接続されている。ＯＲ素子４３
はＡＮＤ素子４１ 、４２を入力とし割込許可線（ＩＡ
ＣＫ）４４にてＣＨへ接続されている。ＡＲＢＴ４５は
ＡＮＤ素子４１゜４２を入力としＣＰＵ装置番号選択回
路（ｌ５ＥＬ） ４６へ接続されているＱ ｌ５ＥＬ４
６はＡＣＰｏ−ｓ２０とＢ ＣＰｏ 〜ｓｎを入力とし
受信先装置番号選択回路（Ｒ８ＥＬ）４７へ接続されて
いる。Ｒ３ＥＬ４７はｌ５ＥＬ４６と受信先装置番号情
報（ＲＭＮＲｏ〜３）４８と割込通信指示線（Ｉ ＳＮ
Ｄ ） ４９を入力としＲＭＮＯ−３１１にて共通バス
ｌに接続されている。
次に系構成情報について説明する。処理系・接続情報（
ＡＶＬＤ）１９及び処理系す接続情報（ＢＶＬＤ）２１
はＣＨの論理的系接続情報を示し各々ｌ ｂｉｔの情報
であり、ＡＶＬＤ＝“１″の場合は処理系ａに接続され
ていることを示し、ＢＶＬＤ＝“１″の場合は処理系す
に接続されていることを示す。同本実施例はａ系、ｂ系
の２系統の場合を示す。処理系ａのＣＰＵ装置番号情報
（Ａ ＣＰｏ−，）２０及び処理系すのＣＰＵ装置番号
情報（ＢＣＰｏ−３）２２は各基のＣＰＵの装置番号を
示す。冑本実施ｕ１は各々４ｂｉｔにて表すものとする
。
ＡＶＬＤ）１９及び処理系す接続情報（ＢＶＬＤ）２１
はＣＨの論理的系接続情報を示し各々ｌ ｂｉｔの情報
であり、ＡＶＬＤ＝“１″の場合は処理系ａに接続され
ていることを示し、ＢＶＬＤ＝“１″の場合は処理系す
に接続されていることを示す。同本実施例はａ系、ｂ系
の２系統の場合を示す。処理系ａのＣＰＵ装置番号情報
（Ａ ＣＰｏ−，）２０及び処理系すのＣＰＵ装置番号
情報（ＢＣＰｏ−３）２２は各基のＣＰＵの装置番号を
示す。冑本実施ｕ１は各々４ｂｉｔにて表すものとする
。
次にシステムの動作について説明する。第１図のデータ
処理システムでは、電源投入後のシステム構築時及び運
用中のシステム再構築時にシステム制御装置５ＣＴＬＺ
内の固定記憶情報又はシステム構築プログラムの指示に
よりシステム制御装置５ＣＴＬ２からＣＨａ４ 、 Ｃ
Ｈｂ７ 、 ＣＨａｂ９ に対して設定通信が行なわれ
、各ＣＨの共通バスコントロール部ＳＢＣ内に系構成情
報が設定される。本実施例においてはＣＨａ４はＡＶＬ
Ｊ）＝“１″”、ＢＶＬＤ＝“Ｏ” 、 ＡＣＰｏ−ｓ
＝“ＣＰＵａ３装置番号“が、ＣＨｂ７はＡＶＬＤ＝
”Ｏ” 、 ＢＶＬＤ＝“Ｌ”、ＢＣＰｏ−ｓ＝“ＣＰ
Ｕｂ６装置番号“が、ＣＨａｂ９はＡＶＬＤ＝“１″。
処理システムでは、電源投入後のシステム構築時及び運
用中のシステム再構築時にシステム制御装置５ＣＴＬＺ
内の固定記憶情報又はシステム構築プログラムの指示に
よりシステム制御装置５ＣＴＬ２からＣＨａ４ 、 Ｃ
Ｈｂ７ 、 ＣＨａｂ９ に対して設定通信が行なわれ
、各ＣＨの共通バスコントロール部ＳＢＣ内に系構成情
報が設定される。本実施例においてはＣＨａ４はＡＶＬ
Ｊ）＝“１″”、ＢＶＬＤ＝“Ｏ” 、 ＡＣＰｏ−ｓ
＝“ＣＰＵａ３装置番号“が、ＣＨｂ７はＡＶＬＤ＝
”Ｏ” 、 ＢＶＬＤ＝“Ｌ”、ＢＣＰｏ−ｓ＝“ＣＰ
Ｕｂ６装置番号“が、ＣＨａｂ９はＡＶＬＤ＝“１″。
Ｂ ＶＬ Ｄ ＝“１″、 ＡｃＰａ−５＝“ＣＰＵａ
３装置番号” 、ＢＣＰｏ−８＝“ＣＰＵｂ６装置番号
“が設定される。本動作によシＣＨａ４は処理系ａ、Ｃ
Ｈｂ７は処理系ｂ 、 ＣＩ（ａｌ）９は処理系ａ及び
処理系すに論理的に接続される。次にＣＰＵａ３からＣ
Ｈａ４に対して入出力命令が送信されるとＣＨａ４は系
構成情報によシ送信元装置番号をチェックし受信動作を
行う。ＣＨａ４は入出力命令により所定の動作を行い動
作終結等の割込原因が発生するとＡＶＬＤ＝“１“であ
ることより処理系ａに対して割込信号を送出し、処理系
ａよシ割込許可信号を受信するとＡＣＰｏ〜３の内容に
従ってＣＰＵａ３へ割込情報を送信する。伺、ＣＰＵｂ
６とＣＨｂ７における動作も同様である。
３装置番号” 、ＢＣＰｏ−８＝“ＣＰＵｂ６装置番号
“が設定される。本動作によシＣＨａ４は処理系ａ、Ｃ
Ｈｂ７は処理系ｂ 、 ＣＩ（ａｌ）９は処理系ａ及び
処理系すに論理的に接続される。次にＣＰＵａ３からＣ
Ｈａ４に対して入出力命令が送信されるとＣＨａ４は系
構成情報によシ送信元装置番号をチェックし受信動作を
行う。ＣＨａ４は入出力命令により所定の動作を行い動
作終結等の割込原因が発生するとＡＶＬＤ＝“１“であ
ることより処理系ａに対して割込信号を送出し、処理系
ａよシ割込許可信号を受信するとＡＣＰｏ〜３の内容に
従ってＣＰＵａ３へ割込情報を送信する。伺、ＣＰＵｂ
６とＣＨｂ７における動作も同様である。
次に処理系ａ及び処理系すの両方に接続されているＣＨ
ａｂ９について説明する。尚、この場合はＣＰＵａ３と
ＣＰＵｂ６は負荷分散的に動作しているとする。ＣＨａ
ｂ９はＡＶＬＤ＝“１” 、ＢＶＬＤ＝“１″であるこ
とによ、９ＣＰＵａ３及びＣＰＵｂ６の両ＣＰＵの入出
力命令が受信可能である。次にいずれかのＣＰＵからの
入出力命令により所定の動作を行ない割込原因が発生す
るとＡＶＬＤ＝“１“、 ＢＶＬＤ＝“１″であること
により処理系ａ及び処理系すの両系に対して同時に割込
信号を送出し、早く割込許可信号を送出した処理系に対
して、そのＣＰＵ装置番号情報ＡＣＰｏ〜ｓ 、 ＢＣ
Ｐｏ〜３の内容に従って該処理系のＣＰＵへ割込情報を
送信する。
ａｂ９について説明する。尚、この場合はＣＰＵａ３と
ＣＰＵｂ６は負荷分散的に動作しているとする。ＣＨａ
ｂ９はＡＶＬＤ＝“１” 、ＢＶＬＤ＝“１″であるこ
とによ、９ＣＰＵａ３及びＣＰＵｂ６の両ＣＰＵの入出
力命令が受信可能である。次にいずれかのＣＰＵからの
入出力命令により所定の動作を行ない割込原因が発生す
るとＡＶＬＤ＝“１“、 ＢＶＬＤ＝“１″であること
により処理系ａ及び処理系すの両系に対して同時に割込
信号を送出し、早く割込許可信号を送出した処理系に対
して、そのＣＰＵ装置番号情報ＡＣＰｏ〜ｓ 、 ＢＣ
Ｐｏ〜３の内容に従って該処理系のＣＰＵへ割込情報を
送信する。
次に実施例の動作をＣＨａ４について順を追って説明す
る。
る。
まずＣＨａ４に系構成情報が設定される場合を第３図を
用いて説明する。第１図のシステム制御装置５ＣＴＬ２
は共通バスｌのＤＡＴｏ −３１１４に系構成情報を、
ＣＴＬ、〜、１３に設定通信を示すコードを、ＲＭＮｏ
−、ｉｉにＣＨａ４の装置番号を送出する。ｃＨａ４の
５ＢＣＩＯはＭＣＨ２４にてＲＭＮ、−，１１とＭ Ｎ
Ｒｏ −ｓ Ｚ３の値を比較し一致するとＥＮ２５＝“
ｌ“とじてＤＥＣ２６を有効とする。ＤＥＣ２６はＣＴ
Ｌ０〜３１３の値をデコードしてＥＮ２５＝“１″でが
っＣＴＬＯ−３１３で設定通信が示されているとき５Ｅ
ＴＵＰ２７＝“１″としか［Ｆ］素子２８ニヨ”） Ｗ
Ｅ Ｎ ２９ カＡＶＬＤ １９ 、 ＡＣＰｏ−３２
０。
用いて説明する。第１図のシステム制御装置５ＣＴＬ２
は共通バスｌのＤＡＴｏ −３１１４に系構成情報を、
ＣＴＬ、〜、１３に設定通信を示すコードを、ＲＭＮｏ
−、ｉｉにＣＨａ４の装置番号を送出する。ｃＨａ４の
５ＢＣＩＯはＭＣＨ２４にてＲＭＮ、−，１１とＭ Ｎ
Ｒｏ −ｓ Ｚ３の値を比較し一致するとＥＮ２５＝“
ｌ“とじてＤＥＣ２６を有効とする。ＤＥＣ２６はＣＴ
Ｌ０〜３１３の値をデコードしてＥＮ２５＝“１″でが
っＣＴＬＯ−３１３で設定通信が示されているとき５Ｅ
ＴＵＰ２７＝“１″としか［Ｆ］素子２８ニヨ”） Ｗ
Ｅ Ｎ ２９ カＡＶＬＤ １９ 、 ＡＣＰｏ−３２
０。
ＢＶＬＤ２１ 、 ＢＣＰｏ −ｓ ２２に供給されＤ
ＡＴｏ −ｓ＋ １４の内容に従って系構成情報が設定
される。
ＡＴｏ −ｓ＋ １４の内容に従って系構成情報が設定
される。
次にＣＨａ４における入出力命令受信動作を第４図を用
いて説明する。第１図のｃＰＵａ３は共通バス１ＯＣＴ
Ｌｏ〜３１３に入出力命令を示すコードを、ＲＭＮＯ−
３１１にＣＨａ４の装置番号を、５ＭＮｏ−５１２にＣ
ＰＵａ３Ｃ＋装置番号を送出する。ｃＨａ４ノ５Ｂｃ１
゜はＭＣＨ２４にてＲＭＮｏ −ｓ １１とＭＮＲｏ−
３２４の値を比較し一致するとＥＮ２５＝“ｌ“とじて
ＤＥＣ２６を有効とする。ＤＥＣ２６はＣＴ Ｌｏ〜３
１３の値をデコードしてＥＨ１１−“１″でかつＣＴＬ
、−３１３で入出力命令通信が示されているときｌ０Ｉ
ＳＴ３５＝“１″ となる。同時にＡＭＣＨ３０，ＢＭ
ＣＨ３１は各々ＡＣＰｏ−３２０とＢＣＰｏ〜、２２の
値をＳＭＮ、−，１２と比較しＡＮＤ素子３２．３３．
ＯＲ素子３４．ＡＮＤ素子あによりＡＶＬ Ｄ＝“１″
でかつＡＭＣＨ３０にて一致したか、ＢＶＬＤ＝“１″
でかつＢ ＭＣＨ３１にて一致したときにＣＡＬＬ３７
＝“１“となりＣＨＫ対して入出力命令受信が指示され
る。即ちＡＶＬＤ ＝“１′の時は送信装置がＡＣＰＯ
〜３２０にて示されている処理系ａのＣＰＵと一致した
ことにより、ＢＶＬＤ＝“１″の時は送信装置がＢＣＰ
ｏ〜、２２にて示されている処理系すのＣＰＵと一致し
たことによシ入出力命令の受信を行なうものである。
いて説明する。第１図のｃＰＵａ３は共通バス１ＯＣＴ
Ｌｏ〜３１３に入出力命令を示すコードを、ＲＭＮＯ−
３１１にＣＨａ４の装置番号を、５ＭＮｏ−５１２にＣ
ＰＵａ３Ｃ＋装置番号を送出する。ｃＨａ４ノ５Ｂｃ１
゜はＭＣＨ２４にてＲＭＮｏ −ｓ １１とＭＮＲｏ−
３２４の値を比較し一致するとＥＮ２５＝“ｌ“とじて
ＤＥＣ２６を有効とする。ＤＥＣ２６はＣＴ Ｌｏ〜３
１３の値をデコードしてＥＨ１１−“１″でかつＣＴＬ
、−３１３で入出力命令通信が示されているときｌ０Ｉ
ＳＴ３５＝“１″ となる。同時にＡＭＣＨ３０，ＢＭ
ＣＨ３１は各々ＡＣＰｏ−３２０とＢＣＰｏ〜、２２の
値をＳＭＮ、−，１２と比較しＡＮＤ素子３２．３３．
ＯＲ素子３４．ＡＮＤ素子あによりＡＶＬ Ｄ＝“１″
でかつＡＭＣＨ３０にて一致したか、ＢＶＬＤ＝“１″
でかつＢ ＭＣＨ３１にて一致したときにＣＡＬＬ３７
＝“１“となりＣＨＫ対して入出力命令受信が指示され
る。即ちＡＶＬＤ ＝“１′の時は送信装置がＡＣＰＯ
〜３２０にて示されている処理系ａのＣＰＵと一致した
ことにより、ＢＶＬＤ＝“１″の時は送信装置がＢＣＰ
ｏ〜、２２にて示されている処理系すのＣＰＵと一致し
たことによシ入出力命令の受信を行なうものである。
次にＣＨａ４における割込動作を第５図を用いて説明す
る。ＣＨａ４は割込原因が発生するとＩ ＲＥＱあによ
り５ＢＣ１ｏに対して割込要求が行なわれる。
る。ＣＨａ４は割込原因が発生するとＩ ＲＥＱあによ
り５ＢＣ１ｏに対して割込要求が行なわれる。
５ＢＣＩＯはＡＮＤ素子３９．４０に！りＡＶＬＤ＝“
１″の時はｌＮＴａ１５によりＢＶＬＤ＝“１″の時は
ＩＮＴＩ）１７によシ共通バス１に割込を送出する。尚
ＡＶＬＤ＝“１′でかつＢＶＬＤ ＝“１“の時はｌＮ
Ｔａ１５ 、 ｌＮＴｂ１７の両方を送出する。 ５Ｂ
ＣＩＯはＩ ＡＯＢ １６ 、 Ｉ ＡＯｂ１８、ＡＮ
Ｄ素子４１ 、４２及びＯＲ素子４３によシ、割込送出
先の処理系からの割込許可信号を受信するとＩ ＡＣＫ
４４にてＣＨに対して割込許可を通知する。
１″の時はｌＮＴａ１５によりＢＶＬＤ＝“１″の時は
ＩＮＴＩ）１７によシ共通バス１に割込を送出する。尚
ＡＶＬＤ＝“１′でかつＢＶＬＤ ＝“１“の時はｌＮ
Ｔａ１５ 、 ｌＮＴｂ１７の両方を送出する。 ５Ｂ
ＣＩＯはＩ ＡＯＢ １６ 、 Ｉ ＡＯｂ１８、ＡＮ
Ｄ素子４１ 、４２及びＯＲ素子４３によシ、割込送出
先の処理系からの割込許可信号を受信するとＩ ＡＣＫ
４４にてＣＨに対して割込許可を通知する。
又ＡＲＢ Ｔ４５はＡＮＤ素子４１．４２の出力によシ
最も早く受信した割込許可の処理系を決定しＩ Ｓ Ｅ
Ｌ４６にその系番号を出力する。ＣＨはＩＡＣＫ４４に
よυ割込許可が通知されるとｌ５ＮＤ４９によシ割込情
報を送信する。この時ｌ５ＥＬ４６はＡＲＢＴ４５の出
力により最も早く受信した割込許可の処理系のＣＰＵ装
置番号ＡＣＰＯ−３２０、又はＢＣＰ、−８２２を選択
しＲ３ＥＬ４７を経由してＲＭＮｏ〜、１１によシ共通
バス１に送出されＣＰＵが選択される。
最も早く受信した割込許可の処理系を決定しＩ Ｓ Ｅ
Ｌ４６にその系番号を出力する。ＣＨはＩＡＣＫ４４に
よυ割込許可が通知されるとｌ５ＮＤ４９によシ割込情
報を送信する。この時ｌ５ＥＬ４６はＡＲＢＴ４５の出
力により最も早く受信した割込許可の処理系のＣＰＵ装
置番号ＡＣＰＯ−３２０、又はＢＣＰ、−８２２を選択
しＲ３ＥＬ４７を経由してＲＭＮｏ〜、１１によシ共通
バス１に送出されＣＰＵが選択される。
（発明の効果）
以上、詳細に説明した様に本発明によれば入出力装置の
共通バスコントロール部に系構成情報を持ち本情報によ
り入出力命令受信動作１割込動作を行うため単１処理系
時と比較して信号線を増加させることなく共通バス上の
複数の処理系の識別を可能とし、伺かつ１装置が同時に
複数の処理系に属することが可能なため複数の処理系に
属する共有装置の実現が容易に可能となる。
共通バスコントロール部に系構成情報を持ち本情報によ
り入出力命令受信動作１割込動作を行うため単１処理系
時と比較して信号線を増加させることなく共通バス上の
複数の処理系の識別を可能とし、伺かつ１装置が同時に
複数の処理系に属することが可能なため複数の処理系に
属する共有装置の実現が容易に可能となる。
第１図は本発明に係るデータ処理システムの構成例、第
２図は第１図にて示したＣＨａ４の１実施例を示すブロ
ック図、第３図は第２図にて示した５ＢＣＩＯにおいて
系構成情報を５ＣＴＬ２からの通信によシ自ＳＢＣ内に
設定することに関する部分のブロック図、第４図は第２
図にて示したＳ Ｂ Ｃ１０において入出力命令に対し
てアクセス権のチェックを行うことに関する部分のブロ
ック図、第５図は第２図にて示した５ＢＣＩＯにおいて
割込送出を行なうことに関する部分のブロック図である
。 １は共通バス、２はシステム制御装置（ＳＣＴＬ） 。 ３は処理系ａ中央処理装置（ＣＰＵａ）、４は処理系ａ
入出力装置（ｃａａ）、６は処理系す中央処理装置（Ｃ
ＰＵ１））、７は処理系す入出力装置（ＣＨｂ）、９は
共有入出力装置（ＣＨＢｂ）、 １０は共通パスコ／ト
ロール部（ＳＢＣ）、１９は処理系ａ接続情報（ＡＶＬ
Ｄ）、加は処理系ａＣＰＵ装置番号情報（ＡＣＰＯ−３
） 、２１は処理系す接続情報（ＢＶＬ、Ｄ）。 ｎは処理系ｂＣＰＵ装置番号情報（ＢＣＰｏ−ｘ）、２
３は自装置番号情報（ＭＮＲｏ 〜３） 、”は比較器
（ＭＣＨ）。 ２６はコントロールデコーダ（ＤＥＣ）、３０は処理系
ａＣＰＵ装置番号比較器（ＡＭＣＨ）、３１は処理系ｂ
ＣＰＵ装置番号比較器（ＢＭＣＨ）、３７は入出力命令
受信指示線（ＣＡＬＬ）、３８は割込要求線（■ＲＥＱ
）、４４は割込許可線（ＩＡＣＫ） 、４５は先着決定
回路（ＡＲＢＴ）、４６はＣＰＵ装置番号選択回路（Ｉ
ＳＥＬ）、４７は受信先装置番号選択回路（Ｒ３ＥＬ）
、４８は受信先装置番号情報（ＲＭＮＲｏ−ｓ ）。 ４９は割込通信指示線（ＩＳＮＤ）である。
２図は第１図にて示したＣＨａ４の１実施例を示すブロ
ック図、第３図は第２図にて示した５ＢＣＩＯにおいて
系構成情報を５ＣＴＬ２からの通信によシ自ＳＢＣ内に
設定することに関する部分のブロック図、第４図は第２
図にて示したＳ Ｂ Ｃ１０において入出力命令に対し
てアクセス権のチェックを行うことに関する部分のブロ
ック図、第５図は第２図にて示した５ＢＣＩＯにおいて
割込送出を行なうことに関する部分のブロック図である
。 １は共通バス、２はシステム制御装置（ＳＣＴＬ） 。 ３は処理系ａ中央処理装置（ＣＰＵａ）、４は処理系ａ
入出力装置（ｃａａ）、６は処理系す中央処理装置（Ｃ
ＰＵ１））、７は処理系す入出力装置（ＣＨｂ）、９は
共有入出力装置（ＣＨＢｂ）、 １０は共通パスコ／ト
ロール部（ＳＢＣ）、１９は処理系ａ接続情報（ＡＶＬ
Ｄ）、加は処理系ａＣＰＵ装置番号情報（ＡＣＰＯ−３
） 、２１は処理系す接続情報（ＢＶＬ、Ｄ）。 ｎは処理系ｂＣＰＵ装置番号情報（ＢＣＰｏ−ｘ）、２
３は自装置番号情報（ＭＮＲｏ 〜３） 、”は比較器
（ＭＣＨ）。 ２６はコントロールデコーダ（ＤＥＣ）、３０は処理系
ａＣＰＵ装置番号比較器（ＡＭＣＨ）、３１は処理系ｂ
ＣＰＵ装置番号比較器（ＢＭＣＨ）、３７は入出力命令
受信指示線（ＣＡＬＬ）、３８は割込要求線（■ＲＥＱ
）、４４は割込許可線（ＩＡＣＫ） 、４５は先着決定
回路（ＡＲＢＴ）、４６はＣＰＵ装置番号選択回路（Ｉ
ＳＥＬ）、４７は受信先装置番号選択回路（Ｒ３ＥＬ）
、４８は受信先装置番号情報（ＲＭＮＲｏ−ｓ ）。 ４９は割込通信指示線（ＩＳＮＤ）である。
Claims (1)
- 【特許請求の範囲】 共通バス上に複数の処理系が混在するデータ処理システ
ムにおいて、 （ａ）前記共通バスに全処理系に共通のシステム制御装
置（ＳＣＴＬ）がもうけられ、 （ｂ）前記共通バスに接続される各入出力装置は共通バ
スコントロール部（ＳＢＣ）を有し、（ｃ）該共通バス
コントロール部（ＳＢＣ）は、自己の属する処理系に対
する論理的接続情報と、各処理系の中央処理装置（ＣＰ
Ｕ）の装置番号情報をふくむ系構成情報を、前記システ
ム構成装置（ＳＣＴＬ）からの指定に従つて記憶する手
段を有し、 （ｄ）前記共通バスコントロール部（ＳＢＣ）は、前記
系構成情報に従つて、自装置への入出力命令に対しては
命令を送出した装置の装置番号をチェックして論理的に
接続されている系の中央処理装置に対してのみ応答し、
他装置に対しては無応答とし、 （ｅ）前記共通バスコントロール部（ＳＢＣ）は、前記
系構成情報に従つて、チャネルから割込要求をうけたと
き、論理的に接続された全ての処理系に割込を送出し、
最も早く割込処理可能となつた処理系の中央処理装置（
ＣＰＵ）に対して割込情報を送出することを特徴とする
、データ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13304085A JPS61292769A (ja) | 1985-06-20 | 1985-06-20 | デ−タ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13304085A JPS61292769A (ja) | 1985-06-20 | 1985-06-20 | デ−タ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61292769A true JPS61292769A (ja) | 1986-12-23 |
| JPH0255819B2 JPH0255819B2 (ja) | 1990-11-28 |
Family
ID=15095404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13304085A Granted JPS61292769A (ja) | 1985-06-20 | 1985-06-20 | デ−タ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61292769A (ja) |
-
1985
- 1985-06-20 JP JP13304085A patent/JPS61292769A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0255819B2 (ja) | 1990-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4458313A (en) | Memory access control system | |
| CA1247249A (en) | System bus means for inter-processor communication | |
| US4485438A (en) | High transfer rate between multi-processor units | |
| KR20060017584A (ko) | 가상 주변 장치 상호 연결 다기능 장치 | |
| US5377324A (en) | Exclusive shared storage control system in computer system | |
| JPS62206658A (ja) | 記憶管理装置 | |
| WO1995006286A2 (en) | Integrated multi-threaded host adapter | |
| US4393459A (en) | Status reporting with ancillary data | |
| JPH0142415B2 (ja) | ||
| JP2001333137A (ja) | 自主動作通信制御装置及び自主動作通信制御方法 | |
| CN102708079B (zh) | 应用于微控制器的控制数据传输的方法及系统 | |
| JPS59220821A (ja) | コンピユ−タの共有バス制御装置 | |
| JPS61292769A (ja) | デ−タ処理システム | |
| EP0546354B1 (en) | Interprocessor communication system and method for multiprocessor circuitry | |
| US7093278B1 (en) | Remote console for monitor and control of system firmware | |
| EP3583821B1 (en) | Operating mode configuration | |
| JP2003335470A (ja) | エレベータ制御伝送システム | |
| JPS62135038A (ja) | スレ−ブプロセツサのデ−タ通信方式 | |
| JP2973227B2 (ja) | 排他制御命令実行方法 | |
| JPS5850410Y2 (ja) | 割込み優先順位制御装置 | |
| JPS63143603A (ja) | プログラマブル・コントロ−ラ | |
| JPH0786869B2 (ja) | マルチプロセッサシステムの情報伝送方式 | |
| JPH02185136A (ja) | ワークステーションアドレス設定方法 | |
| JPS63141160A (ja) | マルチマイクロプロセツサシステムにおけるバス制御方式 | |
| JPH09153006A (ja) | データ転送装置 |