JPS61290373A - エ−ジング方法及び装置 - Google Patents
エ−ジング方法及び装置Info
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- JPS61290373A JPS61290373A JP60131805A JP13180585A JPS61290373A JP S61290373 A JPS61290373 A JP S61290373A JP 60131805 A JP60131805 A JP 60131805A JP 13180585 A JP13180585 A JP 13180585A JP S61290373 A JPS61290373 A JP S61290373A
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- Japan
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- socket
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体装置の検査技術に関するものである。
半導体装置の品質を一定の範囲で保てるようにするため
、半導体装置をか酷な条件にさらして、溜在欠陥を取り
除く（スクリーニング）方法として、バーンイン（エー
ジング）が行なわれる場合がある（工業調査会発行 電
子材料別冊超しＳＩ製造・試験装置ガイドブック １９
８５年ｐ２０９参照）。
、半導体装置をか酷な条件にさらして、溜在欠陥を取り
除く（スクリーニング）方法として、バーンイン（エー
ジング）が行なわれる場合がある（工業調査会発行 電
子材料別冊超しＳＩ製造・試験装置ガイドブック １９
８５年ｐ２０９参照）。
第６図は、このようなエージングに用いられる基板ｌを
示しており、前記基板１には複数個のソケット２が取り
付けられており、半導体装置３がソケット２に実装され
た際、基板外部からの電気信号がコネクタ４の導電メッ
キ５を介して各々のソケット２に伝達されるようになっ
℃いる。なお、外部とはコンピュータ等のことである。
示しており、前記基板１には複数個のソケット２が取り
付けられており、半導体装置３がソケット２に実装され
た際、基板外部からの電気信号がコネクタ４の導電メッ
キ５を介して各々のソケット２に伝達されるようになっ
℃いる。なお、外部とはコンピュータ等のことである。
現在、このような基板１を複数枚収容し、所定時間、所
定温度雰囲気にて所定電圧を半導体装置に印加できるエ
ージング装置を用い℃、初期破壊を起こすような浩在欠
陥を有する半導体装置を完全に破壊せしめるよ５にして
いる。
定温度雰囲気にて所定電圧を半導体装置に印加できるエ
ージング装置を用い℃、初期破壊を起こすような浩在欠
陥を有する半導体装置を完全に破壊せしめるよ５にして
いる。
しかしながら、エージング装置目体には、良品。
不良品の判別機能がないため、エージング完了後に半導
体！Ｉ！ｉｔ！ｔの全数なテスタに℃検査し、選別装置
を用いて、良品・不良品の選別を行なっている。
体！Ｉ！ｉｔ！ｔの全数なテスタに℃検査し、選別装置
を用いて、良品・不良品の選別を行なっている。
そのため、不良品、すなわちエージングで不良となった
半導体装置をも検査対象になっており、効率が悪く、テ
スティングのスループットに影響を与え℃いた。また、
エージング中に不良が発生しても、エージング完了後回
復してしまう不良があり、エージング後のニスティング
で検出できない場合がある。そのためこのような不良因
子を有する半導体装置が、市場に出てしまうという問題
が常に存在していた。そこで、本発明者はこれらの問題
を解決すべく鋭意検討を行なった。
半導体装置をも検査対象になっており、効率が悪く、テ
スティングのスループットに影響を与え℃いた。また、
エージング中に不良が発生しても、エージング完了後回
復してしまう不良があり、エージング後のニスティング
で検出できない場合がある。そのためこのような不良因
子を有する半導体装置が、市場に出てしまうという問題
が常に存在していた。そこで、本発明者はこれらの問題
を解決すべく鋭意検討を行なった。
〔発明の目的コ
本発明の目的は、エージング工程が自動化できうる技術
を提供するものである。
を提供するものである。
本発明の他の目的は、エージングのとぎに発生した不良
を完全に除去できつる技術を提供するものである。
を完全に除去できつる技術を提供するものである。
＊発明の前記ならびにそのほかの目的と新規な特徴は、
本明細誓の記述および添付図面からあきらかになるであ
ろう。
本明細誓の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、各々の半導体装置の位置とそれらに対応した
エージング結果を記憶する記憶装置を設け、かつ前記記
憶装置からの情報により基板から選択的に半導体装置を
抜き取る抜き取り機構を配設することにより、エージン
グ中に不良が発生し、エージング完了後不良が回復する
ような半導体装置をも除去するものである。また、エー
ジング中に検出した不良半導体装置を選択的に除去でき
るので、その後の工程で再度不良品を検査するというむ
だがなくなり、スルーブツトの向上を達成することもで
きる。
エージング結果を記憶する記憶装置を設け、かつ前記記
憶装置からの情報により基板から選択的に半導体装置を
抜き取る抜き取り機構を配設することにより、エージン
グ中に不良が発生し、エージング完了後不良が回復する
ような半導体装置をも除去するものである。また、エー
ジング中に検出した不良半導体装置を選択的に除去でき
るので、その後の工程で再度不良品を検査するというむ
だがなくなり、スルーブツトの向上を達成することもで
きる。
第１図は、本発明の一実施例であるエージング装置の概
略構成図、第２図は、第１図のエージング装置の主要部
動作説明図、第３図は、第１図のエージング装置の動作
説明概略図である。以下、図を用い℃本発明の一実施例
であるエージング装置について説明する。６は基板で、
その主表面上に半導体装置（以下、ＩＣという）３を実
装するためのソケット７が複数個取り付けられている。
略構成図、第２図は、第１図のエージング装置の主要部
動作説明図、第３図は、第１図のエージング装置の動作
説明概略図である。以下、図を用い℃本発明の一実施例
であるエージング装置について説明する。６は基板で、
その主表面上に半導体装置（以下、ＩＣという）３を実
装するためのソケット７が複数個取り付けられている。
前記基板の各ソケット取り付け位置のほぼ中央にはスル
ーホールが形成されている。これらソケット７０図示し
ない複数本のビンは、コネクタ８に形成された導電層９
を介して基板表面に形成された配線（図示せず）と電気
的に接続しており、ソケット７にＩＣ３を実装した際、
外部からコネクタ８に入力したテスト信号が、ＩＣ３の
内部回路へ伝達されるようになっている。エージング部
１０に！紙基板６を多数枚縦あるいは横にして収容でき
るエージング本体（以下、単に本体という）１１を有し
ており、その本体１１内には基板６のコネクタ８と接続
するコネクタ１２が多数配設されている。なお、本実施
例では基板６を横に収容している。１３は、本体１１内
に上下及び左右動自在に設けられている第１基板搬送ア
ームで、基板６をコネクタ１２から取り外し、出口１４
（基板６の複数秋分の開ロスベースを有するものであっ
ても良い。）まで搬送できるように図示しない駆動機構
により駆動されている。２６はＩＣの抜き取り機構であ
り、以下前記機構について説明する。１５はＩＣ抜き台
で基板６よりやや小さい開口１６が形成されており、そ
の上方にはソケット押え板１７、下方にはＩＣの押し上
げ板１８が共に上下自在に配設されている。なＸ、基板
６は図示しない第２基板搬送アームによりエージング部
１０からＩＣ抜き台１５まで搬送される。ソケット押え
板１７には、孔１９が基板６に取り付けたソケットの位
置に対応して形成されている。なお、その大きさはＩＣ
３よりも犬で、かつソケット７上面に前記押え板１７の
底面が当接する程度のものである。押し上げ板１８の上
面には、棒状突起２０が設けられており、ＩＣ抜き台１
５の開口１６、基板６のスルーホール、ソケットを貫通
してＩＣ３を突き上げ、ＩＣ３をソケット７がら抜くこ
とができるようになっている。２１は、上下自在のＩＣ
ハンドラーで、真空吸着あるいは磁力にてＩＣ３をソケ
ット７からＩＣの収納部あるいは図示のとと（ＩＣの搬
送シュータ２２まで搬送できるように、ＸＹ移動機構２
３に搭載されている。なｇ、ＩＣハンドラー２１を複数
設け、一方のハンドラーがＩＣを搬送しているとぎ、他
方がＩＣの吸着動作を行なうよ５にしても良い。２４は
制御装置、２５は記憶装置である。
ーホールが形成されている。これらソケット７０図示し
ない複数本のビンは、コネクタ８に形成された導電層９
を介して基板表面に形成された配線（図示せず）と電気
的に接続しており、ソケット７にＩＣ３を実装した際、
外部からコネクタ８に入力したテスト信号が、ＩＣ３の
内部回路へ伝達されるようになっている。エージング部
１０に！紙基板６を多数枚縦あるいは横にして収容でき
るエージング本体（以下、単に本体という）１１を有し
ており、その本体１１内には基板６のコネクタ８と接続
するコネクタ１２が多数配設されている。なお、本実施
例では基板６を横に収容している。１３は、本体１１内
に上下及び左右動自在に設けられている第１基板搬送ア
ームで、基板６をコネクタ１２から取り外し、出口１４
（基板６の複数秋分の開ロスベースを有するものであっ
ても良い。）まで搬送できるように図示しない駆動機構
により駆動されている。２６はＩＣの抜き取り機構であ
り、以下前記機構について説明する。１５はＩＣ抜き台
で基板６よりやや小さい開口１６が形成されており、そ
の上方にはソケット押え板１７、下方にはＩＣの押し上
げ板１８が共に上下自在に配設されている。なＸ、基板
６は図示しない第２基板搬送アームによりエージング部
１０からＩＣ抜き台１５まで搬送される。ソケット押え
板１７には、孔１９が基板６に取り付けたソケットの位
置に対応して形成されている。なお、その大きさはＩＣ
３よりも犬で、かつソケット７上面に前記押え板１７の
底面が当接する程度のものである。押し上げ板１８の上
面には、棒状突起２０が設けられており、ＩＣ抜き台１
５の開口１６、基板６のスルーホール、ソケットを貫通
してＩＣ３を突き上げ、ＩＣ３をソケット７がら抜くこ
とができるようになっている。２１は、上下自在のＩＣ
ハンドラーで、真空吸着あるいは磁力にてＩＣ３をソケ
ット７からＩＣの収納部あるいは図示のとと（ＩＣの搬
送シュータ２２まで搬送できるように、ＸＹ移動機構２
３に搭載されている。なｇ、ＩＣハンドラー２１を複数
設け、一方のハンドラーがＩＣを搬送しているとぎ、他
方がＩＣの吸着動作を行なうよ５にしても良い。２４は
制御装置、２５は記憶装置である。
次に、これらのエージング装置の動作について説明する
。基板６のソケット７にＩＣ３を実装し、コネクタ８を
コネクタ１２に嵌め込む。その後、制御装置２４かもテ
スト信号がコネクタ１２に伝達され、エージングを開始
する。なお、エージング中は本体１１内の温度を所定温
度、例えば１００℃以上の高温に維持している。そｔ２
てＩＣに不良が発生すると、制御装置で不良発生を検知
して、どの基板の、どの位置のソケットのＩＣが不良と
なったかという情報（以下単に情報という）を、記憶装
置２５に伝達され記憶される。ある一定時間エージング
した基板６は、制御装置２４かもの命令により動作する
第１基板搬送アーム１３に挾持され℃コネクタ１２から
抜き取られ、出口１４まで搬送される。さらに、基板６
は第２基板搬送アームによりＩｃ抜き台１５まで搬送さ
れ、位置決め載置される。ＩＣ抜き台１５に基板６が位
置決めされると、ソケット押え板１７が各ソケットの上
面に当接するまで下降する。その後、押し上げ板１８を
上方に移動させて、棒状突起２０の上端にてＩＣ３の底
部な突き上げて、ソケット７からＩＣ３を抜き取る。抜
き取られた各ＩＣ３は、ＩＣハンドラー２１で保持され
ながら、ＸＹ移動機構２３で搬送シェーク２・２に移動
させられる。
。基板６のソケット７にＩＣ３を実装し、コネクタ８を
コネクタ１２に嵌め込む。その後、制御装置２４かもテ
スト信号がコネクタ１２に伝達され、エージングを開始
する。なお、エージング中は本体１１内の温度を所定温
度、例えば１００℃以上の高温に維持している。そｔ２
てＩＣに不良が発生すると、制御装置で不良発生を検知
して、どの基板の、どの位置のソケットのＩＣが不良と
なったかという情報（以下単に情報という）を、記憶装
置２５に伝達され記憶される。ある一定時間エージング
した基板６は、制御装置２４かもの命令により動作する
第１基板搬送アーム１３に挾持され℃コネクタ１２から
抜き取られ、出口１４まで搬送される。さらに、基板６
は第２基板搬送アームによりＩｃ抜き台１５まで搬送さ
れ、位置決め載置される。ＩＣ抜き台１５に基板６が位
置決めされると、ソケット押え板１７が各ソケットの上
面に当接するまで下降する。その後、押し上げ板１８を
上方に移動させて、棒状突起２０の上端にてＩＣ３の底
部な突き上げて、ソケット７からＩＣ３を抜き取る。抜
き取られた各ＩＣ３は、ＩＣハンドラー２１で保持され
ながら、ＸＹ移動機構２３で搬送シェーク２・２に移動
させられる。
このとき、制御装置２４には記憶装置２５からの情報が
伝達されており、その情報に基づいて制御装置２４がＸ
Ｙ移動機＄２３の移動を制御している。そのため、例え
ば不良ＩＣを搬送シュータ２２ａに、良品ＩＣを搬送シ
ェーク２２ｂに選別して搬送を行ない、収納することが
でき、また良品ＩＣのみを次工程、例えば機能テスト等
のテストな行な５ことが可能となる。
伝達されており、その情報に基づいて制御装置２４がＸ
Ｙ移動機＄２３の移動を制御している。そのため、例え
ば不良ＩＣを搬送シュータ２２ａに、良品ＩＣを搬送シ
ェーク２２ｂに選別して搬送を行ない、収納することが
でき、また良品ＩＣのみを次工程、例えば機能テスト等
のテストな行な５ことが可能となる。
第４図は本発明の他の実施例であるエージング装置の主
要概略図である。前述した実施例と異なるところは、各
１０個々に独立したソケット押え板１７ａ、押し上げ板
１８ａを備えており、相対的に前記ソケット押え板１７
ａ、押し上げ板１８ａをソケット７に実装したＩＣ３と
位置合せできるように構成している点である。
要概略図である。前述した実施例と異なるところは、各
１０個々に独立したソケット押え板１７ａ、押し上げ板
１８ａを備えており、相対的に前記ソケット押え板１７
ａ、押し上げ板１８ａをソケット７に実装したＩＣ３と
位置合せできるように構成している点である。
第５図にはフラットパッケージを有するＩＣに通用した
実施例を示している。なお、フラットパッケージのごと
く４方向にリードが突出しているＩＣは、ソケットから
リードが抜けやすいようにパッケージの角［４か所に℃
突き上げられるように棒状突起２０ａを配設するのが好
ましい。
実施例を示している。なお、フラットパッケージのごと
く４方向にリードが突出しているＩＣは、ソケットから
リードが抜けやすいようにパッケージの角［４か所に℃
突き上げられるように棒状突起２０ａを配設するのが好
ましい。
１１１１Ｃの基板取り付け位置に対応して、エージング
結果を記憶しておくことにより、その記憶に基ツいてＩ
Ｃを選択的に基板から抜き取ることができ、エージング
完了後に不良品から良品に回復するような潜在欠陥を有
するＩＣであっ℃も、完全に除去することが可能となり
、一定の品質を保証することができるという効果が得ら
れる。
結果を記憶しておくことにより、その記憶に基ツいてＩ
Ｃを選択的に基板から抜き取ることができ、エージング
完了後に不良品から良品に回復するような潜在欠陥を有
するＩＣであっ℃も、完全に除去することが可能となり
、一定の品質を保証することができるという効果が得ら
れる。
＋２１１ｃの基板取り付け位置に対応して、エージング
結果を記憶しておくことにより、その記憶に基づいてＩ
Ｃを選択的に基板から抜き取り選別することができるの
で、エージング完了後の次工程において、再度破壊した
ＩＣを処理することがなくなるのでスループットの向上
を達成できるという効果が得られる。
結果を記憶しておくことにより、その記憶に基づいてＩ
Ｃを選択的に基板から抜き取り選別することができるの
で、エージング完了後の次工程において、再度破壊した
ＩＣを処理することがなくなるのでスループットの向上
を達成できるという効果が得られる。
＋３３ＩＣの抜き取り機構において、ＩＣの底部を真上
方向に突き上げてソケットからＩＣを抜き取る構成とし
ているので、リード曲がりを発生させることな（ＩＣを
抜き取ることが可能となる。
方向に突き上げてソケットからＩＣを抜き取る構成とし
ているので、リード曲がりを発生させることな（ＩＣを
抜き取ることが可能となる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、ＩＣ抜き台
１５に基板６を載置せずに例えば複数本の第２基板搬送
アームを配記し、このアームを用いて基板６を保持した
状態でＩＣ３を抜き取るようにしてスペース効率向上を
はかっ℃も良い。また、基板サイズ、ＩＣサイズ等の相
異により基板のソケット位置が変化しても良いように、
ＩＣの突き上げを第１図のごとく一度で行なわず、個々
にＩＣを突き上げ℃ソケットから抜き取るようにしても
よい。さらに、本実施例ではソケット押え板を設け℃い
るが、かならずしも必要はない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、ＩＣ抜き台
１５に基板６を載置せずに例えば複数本の第２基板搬送
アームを配記し、このアームを用いて基板６を保持した
状態でＩＣ３を抜き取るようにしてスペース効率向上を
はかっ℃も良い。また、基板サイズ、ＩＣサイズ等の相
異により基板のソケット位置が変化しても良いように、
ＩＣの突き上げを第１図のごとく一度で行なわず、個々
にＩＣを突き上げ℃ソケットから抜き取るようにしても
よい。さらに、本実施例ではソケット押え板を設け℃い
るが、かならずしも必要はない。
なお、基板搬送手段及びＩＣをソケットから抜き取る手
段は、前述した手段に限定されるものではない。
段は、前述した手段に限定されるものではない。
以上の説明では主として本発明者によっ℃なされた発明
をその背景となった利用分野であるＩＣのエージング技
術に適用した場合について説明したが、それに限定され
るものではなく、たとえば、ソケットへのＩＣ自動着脱
装置等にも適用することができる。
をその背景となった利用分野であるＩＣのエージング技
術に適用した場合について説明したが、それに限定され
るものではなく、たとえば、ソケットへのＩＣ自動着脱
装置等にも適用することができる。
第１図は、本発明の一実施例であるエージング装置の概
略構成図、 第２図は、第１図のエージング装置の主要部動作説明図
、 第３図は、第１図のエージング装置の動作説明概略図、 第４図、第５図は、本発明の他の実施例であるエージン
グ装置の主要部概略図、 第６図は一般に用いられているエージング用基板の平面
図である。 １．６・・・基板、２，７・・・ソケット、３・・・Ｉ
Ｃ。 ４．８・・・コネクタ、５．９・・・導電層、１０・・
・エージング部、１１・・・エージング本体、１２・・
・コネクタ、１３・・・第１基板搬送ア、−ム、１４・
・・出口、１５・・・ＩＣ抜き台、１６・・・開口、１
７・・・ソケット押え板、１８・・・押し上げ板、１９
・・・孔、２０・・・棒状突起、２１・・・ＩＣハンド
ラー、２２・・・搬送シーータ、２３・・・ＸＹ移動機
構、２４・・・制御装置、２５第 ４ＦｉＡ 第 ５ 図 第 ６′ 図
略構成図、 第２図は、第１図のエージング装置の主要部動作説明図
、 第３図は、第１図のエージング装置の動作説明概略図、 第４図、第５図は、本発明の他の実施例であるエージン
グ装置の主要部概略図、 第６図は一般に用いられているエージング用基板の平面
図である。 １．６・・・基板、２，７・・・ソケット、３・・・Ｉ
Ｃ。 ４．８・・・コネクタ、５．９・・・導電層、１０・・
・エージング部、１１・・・エージング本体、１２・・
・コネクタ、１３・・・第１基板搬送ア、−ム、１４・
・・出口、１５・・・ＩＣ抜き台、１６・・・開口、１
７・・・ソケット押え板、１８・・・押し上げ板、１９
・・・孔、２０・・・棒状突起、２１・・・ＩＣハンド
ラー、２２・・・搬送シーータ、２３・・・ＸＹ移動機
構、２４・・・制御装置、２５第 ４ＦｉＡ 第 ５ 図 第 ６′ 図
Claims (1)
- 【特許請求の範囲】 １、複数の半導体装置が取り付けられた基板をエージン
グ本体に接続し、所定の条件にて基板上の半導体装置を
エージングしたのち、前記エージングの結果にもとづい
て選択的に半導体装置を基板から抜き取ることを特徴と
するエージング方法。 ２、複数の半導体装置を取り付けた基板と電気的に接続
して前記半導体装置をエージングするエージング本体と
、エージングの結果を半導体装置の基板取り付け位置に
対応して記憶する記憶装置と、前記記憶装置から伝達さ
れた情報に基づき、半導体装置を基板から抜き取る抜き
取り機構を有するエージング装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131805A JPS61290373A (ja) | 1985-06-19 | 1985-06-19 | エ−ジング方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131805A JPS61290373A (ja) | 1985-06-19 | 1985-06-19 | エ−ジング方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61290373A true JPS61290373A (ja) | 1986-12-20 |
Family
ID=15066519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60131805A Pending JPS61290373A (ja) | 1985-06-19 | 1985-06-19 | エ−ジング方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61290373A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997005496A1 (fr) * | 1995-07-28 | 1997-02-13 | Advantest Corporation | Testeur de dispositif a semiconducteur et systeme de test de dispositif a semiconducteur comportant plusieurs testeurs |
| US6097201A (en) * | 1997-10-31 | 2000-08-01 | Kinetrix, Inc. | System to simultaneously test trays of integrated circuit packages |
| US6111246A (en) * | 1996-04-05 | 2000-08-29 | Advantest Corporation | Semiconductor device testing apparatus having presence or absence detectors issuing an alarm when an error occurs |
-
1985
- 1985-06-19 JP JP60131805A patent/JPS61290373A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997005496A1 (fr) * | 1995-07-28 | 1997-02-13 | Advantest Corporation | Testeur de dispositif a semiconducteur et systeme de test de dispositif a semiconducteur comportant plusieurs testeurs |
| US6066822A (en) * | 1995-07-28 | 2000-05-23 | Advantest Corporation | Semiconductor device testing apparatus and semiconductor device testing system having a plurality of semiconductor device testing apparatus |
| US6433294B1 (en) | 1995-07-28 | 2002-08-13 | Advantest Corporation | Semiconductor device testing apparatus and semiconductor device testing system having a plurality of semiconductor device testing apparatus |
| US6111246A (en) * | 1996-04-05 | 2000-08-29 | Advantest Corporation | Semiconductor device testing apparatus having presence or absence detectors issuing an alarm when an error occurs |
| US6097201A (en) * | 1997-10-31 | 2000-08-01 | Kinetrix, Inc. | System to simultaneously test trays of integrated circuit packages |
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