JPS61288521A - Electronic device - Google Patents

Electronic device

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JPS61288521A
JPS61288521A JP12820785A JP12820785A JPS61288521A JP S61288521 A JPS61288521 A JP S61288521A JP 12820785 A JP12820785 A JP 12820785A JP 12820785 A JP12820785 A JP 12820785A JP S61288521 A JPS61288521 A JP S61288521A
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JP
Japan
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thin film
resistor
resistors
film resistors
ladder
Prior art date
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Pending
Application number
JP12820785A
Other languages
Japanese (ja)
Inventor
Yoshinori Akamatsu
由規 赤松
Osamu Takada
治 高田
Akira Takigawa
滝川 章
Shizuo Kondo
近藤 静雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Ltd
Hitachi Microcomputer Engineering Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Microcomputer Engineering Ltd filed Critical Hitachi Ltd
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Publication of JPS61288521A publication Critical patent/JPS61288521A/en
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Abstract

PURPOSE:To improve the specific accuracy of many thin film resistors with good reproducibility and comparatively simple constitution by forming many thin film resistors on a circuit board while gathering them at one position. CONSTITUTION:Many thin film resistors formed on a board 110 are gathered at one position. Thus, the difference in the position of the resistors on the board 110 is small and the change DELTAr in the face resistance rate due to the difference in the position is decreased. That is, the effect of the change in the resistance rate due to the formed position of the thin film resistors is decreased. Further, a ladder resistor 10 is formed while being gathered to one position so as to form a folded part of the ladder resistor 10 at a small round, and the forming condition of the thin resistor R2 at the folded part is made close to that of the thin film resistor R1 at a non-folded part (straight line part) and the improvement of the specific accuracy of the resistance values is attained easily.

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、集積回路技術さらには多数の薄膜抵抗が形
成されるものに適用して特に有効な技術に関するもので
、例えば半導体集積回路装置化されたA/D変換器ある
いはD/A変換器に利用して有効な技術に関するもので
ある。
Detailed Description of the Invention [Technical Field] The present invention relates to an integrated circuit technology and a technology that is particularly effective when applied to devices in which a large number of thin film resistors are formed. The present invention relates to technology that is effective for use in /D converters or D/A converters.

〔背景技術〕[Background technology]

例えば、並列処理型のA/D変換器では、多数の電圧比
較器の各一方の入力にアナログ入力電圧を共通に与える
一方、その多数の電圧比較器の各他方の入力に段階的に
異なる基準電圧をそれぞれに与える。そして、各電圧比
較器の比較出力側から上記入力電圧に対応するデジタル
出力を得る。
For example, in a parallel processing type A/D converter, an analog input voltage is commonly applied to one input of a large number of voltage comparators, while a stepwise different standard is applied to the other input of the large number of voltage comparators. Apply voltage to each. Then, a digital output corresponding to the input voltage is obtained from the comparison output side of each voltage comparator.

この場合、その変換の精度は、各電圧比較器にそれぞれ
に与えられる基準電圧の相対精度に依存する。この基準
電圧は、多数の抵抗を直列に接続してなるラダー抵抗を
用いて分圧される。従って、そのラダー抵抗を構成する
抵抗には、特に高い比精度が要求される。
In this case, the accuracy of the conversion depends on the relative accuracy of the reference voltages respectively applied to each voltage comparator. This reference voltage is divided using a ladder resistor formed by connecting a large number of resistors in series. Therefore, particularly high specific accuracy is required for the resistors that constitute the ladder resistance.

第9図は上述した並列処理型A/D変換器の構成例を示
す。
FIG. 9 shows an example of the configuration of the parallel processing type A/D converter described above.

同図に示すA/D変換器は、ラダー抵抗10゜比較回路
列2.およびエンコーダ3などによって構成される。
The A/D converter shown in the figure consists of a ladder resistor 10° comparison circuit array 2. and an encoder 3.

ラダー抵抗10は、互いに同一の抵抗値をもつ多数の抵
抗R1,R1,・・・・・・R1,R3,R1゜・・・
・・・、 R1,R2,R1,・・・・・・・・・R1
を直列に接続したものであって、その両端は、一定電位
の基準電圧源Vsと基準電位(接地電位)とに接続され
ている。これKより、そのラダー抵抗10を構成する各
抵抗の接続点からは、段階的に異なる多数の基準電圧が
分圧される。この分圧された多数の基準電圧は比較回路
列2に与えられる。
The ladder resistor 10 includes a large number of resistors R1, R1, . . . R1, R3, R1゜... having the same resistance value.
..., R1, R2, R1, ......R1
are connected in series, and both ends thereof are connected to a constant potential reference voltage source Vs and a reference potential (ground potential). From this K, a large number of stepwise different reference voltages are divided from the connection points of the respective resistors constituting the ladder resistor 10. A large number of divided reference voltages are applied to the comparison circuit array 2.

比較回路列2は多数の電圧比較回路を配列1−たもので
あって、アナログ入力電圧vinを上述した多数の基準
電圧によって同時に比較処理する。
The comparison circuit array 2 is an array of a large number of voltage comparison circuits, and simultaneously compares the analog input voltage vin with the above-mentioned large number of reference voltages.

エンコーダ3は、上記比較回路列の比較出力を例えば2
進コードで表されるデジタルデータに編成する。Dou
tはそのデジタル出力を示す。
The encoder 3 converts the comparison output of the comparison circuit array into, for example, 2
Organize into digital data represented by a base code. Dou
t indicates its digital output.

以上のようにして、並列処理による高速のA/D変換動
作が行われるようになっている。
As described above, high-speed A/D conversion operation is performed by parallel processing.

ここで、例えば上述したA/D変換器を半導体集積回路
装置内にて形成する場合には、上記ラダー抵抗10を例
えば蒸着アルミニウムなどKよる薄膜抵抗によって形成
する。この薄膜抵抗を、半導体集積回路装置内にて、多
数直列に連接して形成すること疋より、上記ラダー抵抗
が形成される。
Here, for example, when the above-mentioned A/D converter is formed in a semiconductor integrated circuit device, the ladder resistor 10 is formed by a thin film resistor made of K such as vapor-deposited aluminum. The ladder resistor is formed by forming a large number of thin film resistors connected in series within a semiconductor integrated circuit device.

そのラダー抵抗10は、上記比較回路列20間を縫って
折り返されながら、半導体基板のほぼ全面に跨がって配
設されている。
The ladder resistor 10 is arranged so as to straddle almost the entire surface of the semiconductor substrate, threading between the comparison circuit rows 20 and being folded back.

ところが、上述した技術には、次のような問題点のある
ことが本発明者にによって明らかにされた。
However, the inventors have discovered that the above-mentioned technique has the following problems.

先ず、第10図は、上記A/D変換器が形成される半導
体基板(チップ)110において、上記ラダー抵抗10
が形成される領域を示す。Wはその領域の横幅を、ノは
その縦幅を示す。同図に示すように、上記ラダー抵抗1
0は、半導体基板110のほぼ全面に跨がって分散・形
成されている。
First, FIG. 10 shows the ladder resistor 10 in a semiconductor substrate (chip) 110 on which the A/D converter is formed.
shows the area where is formed. W indicates the width of the area, and mark indicates the vertical width. As shown in the figure, the ladder resistor 1
0 are dispersed and formed over almost the entire surface of the semiconductor substrate 110.

他方、第11図は、上記薄膜抵抗を形成するためにアル
ミニウムなどの抵抗体薄膜が形成された半導体ウェハー
において、その抵抗体薄膜の面抵抗率のバラツキ状態の
例を示す。同図において、横軸はウェハーの面方向の位
置を、縦軸は面抵抗率のバラツキ傾向をそれぞれ示す。
On the other hand, FIG. 11 shows an example of variations in sheet resistivity of a resistor thin film of aluminum or the like in a semiconductor wafer on which a resistor thin film of aluminum or the like is formed to form the thin film resistor. In the figure, the horizontal axis represents the position in the surface direction of the wafer, and the vertical axis represents the tendency of variation in sheet resistivity.

また、第12図(al(blはそれぞれ、上記薄膜抵抗
を形成するためにアルミニウムなどの抵抗体薄膜が形成
された半導体ウェハーにおいて、その抵抗体薄膜の面抵
抗率の分布状態の例を等肩線101によって示す。
In addition, Fig. 12 (al and bl respectively shows an example of the distribution state of the sheet resistivity of a resistor thin film in a semiconductor wafer on which a resistor thin film such as aluminum is formed to form the above-mentioned thin film resistor). Indicated by line 101.

第11図および第12図に示したように、上記薄膜抵抗
を形成するために半導体ウェハー上に形成されたアルミ
ニウムなどの抵抗体薄膜の面抵抗率は、そのウェハー上
の面位置によって異なる。
As shown in FIGS. 11 and 12, the sheet resistivity of a resistor thin film, such as aluminum, formed on a semiconductor wafer to form the thin film resistor varies depending on the surface position on the wafer.

このよ5な面抵抗率のバラツキは、例えばスパッタリン
グなどによって形成される抵抗体薄膜の厚みが均一でな
いことに原因するが、このバラツキを完全圧なくすこと
は非常に困難である。
This variation in sheet resistivity is caused by the non-uniform thickness of the resistor thin film formed by sputtering, for example, but it is extremely difficult to completely eliminate this variation.

このため、例えば第11図に示すように、半導体ウェハ
ーの任意部分を幅Wだけ切り出した場合、その切り出さ
れた半導体基板(チップ)上の抵抗体薄膜の面抵抗率も
、そのチップ内にてなんらかのバラツキ状態を呈する。
For this reason, if an arbitrary part of a semiconductor wafer is cut out by a width W as shown in FIG. It exhibits some kind of variation.

第11図において、△rは、切り出された半導体基板内
にて生じる面抵抗率の最大バラツキを示す。この場合の
バラツキ状態は、その基板の切り出し位置によって異な
る。
In FIG. 11, Δr indicates the maximum variation in sheet resistivity that occurs within the cut out semiconductor substrate. The state of variation in this case differs depending on the cutting position of the substrate.

多くの場合は、抵抗体薄膜の面抵抗率が、基板の一端か
ら他端にかけて単純に漸増あるいは漸減するようなバラ
ツキ状態を呈する。
In many cases, the sheet resistivity of the resistor thin film simply increases or decreases gradually from one end of the substrate to the other end.

以上のような理由により、個々の半導体基板に形成され
る薄膜抵抗は、その平面形状が同一に揃えられていても
、その半導体基板上での位置によって、その抵抗値が少
しずつ違ってくる。そして、その違いの状態は、個々の
半導体基板ととに異なる。
For the reasons described above, even if the thin film resistors formed on each semiconductor substrate have the same planar shape, their resistance values differ slightly depending on their position on the semiconductor substrate. The state of the difference differs depending on the individual semiconductor substrate.

従って、上述したもののように、多数の薄膜抵抗を広い
領域に分散して形成すると、個々の薄膜抵抗の平面形状
を如何に正確に形成しようとも、その形成位置による面
抵抗率の変化によって、相互の比精度を高めることが困
難になってくる。そして、このことが、例えば上述した
並列処理mA/D変換器の変換精度を向上させる上で大
きな障害の一つとなっていたことが、本発明者らによっ
て明らかにされた。
Therefore, if a large number of thin film resistors are formed distributed over a wide area as described above, no matter how accurately the planar shape of each thin film resistor is formed, the change in sheet resistivity depending on the formation position will cause mutual interference. It becomes difficult to increase the ratio accuracy. The present inventors have revealed that this has been one of the major obstacles to improving the conversion accuracy of the above-mentioned parallel processing mA/D converter, for example.

なお、ラダー抵抗が使用される並列処理型のA/D変換
器に関しては、例えば、朝食書店発行「集積回路応用ハ
ンドブック41981年6月30日発行、222,22
3頁などにその概要が記載されている。
Regarding parallel processing type A/D converters that use ladder resistors, see, for example, "Integrated Circuit Application Handbook 4, Published June 30, 1981, published by Shokusho Shoten, 222, 22.
An overview is provided on page 3.

〔発明の目的〕[Purpose of the invention]

この発明の目的は、比較的簡単な構成でもって、回路基
板上に形成される多数の薄膜抵抗の比精度を再現性良く
高められるようにした技術を提供することにある。
An object of the present invention is to provide a technique that can improve the relative accuracy of a large number of thin film resistors formed on a circuit board with good reproducibility using a relatively simple configuration.

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

〔発明の概要〕[Summary of the invention]

本願において開示される発明のうち代表的なものを簡単
に説明すれば、下記のとおりである。
A brief description of typical inventions disclosed in this application is as follows.

すなわち、回路基板上に形成される多数の薄膜抵抗を一
箇所に寄せ集めて形成することにより、その形成位置に
よる抵抗率の変化の影響を少なくし、これにより、比較
的簡単な構成でもって、多数の薄膜抵抗の比精度を再現
性良く高められるようにする、という目的を達成するも
のである。
That is, by forming a large number of thin film resistors formed on a circuit board in one place, the influence of changes in resistivity due to the formation position is reduced, and as a result, with a relatively simple configuration, The purpose of this invention is to improve the specific accuracy of a large number of thin film resistors with good reproducibility.

〔実施例〕〔Example〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。
Hereinafter, typical embodiments of the present invention will be described with reference to the drawings.

なお、図面において同一符号は同一あるいは相当部分を
示す。
In the drawings, the same reference numerals indicate the same or corresponding parts.

先ず、第3図はこの発明による技術が適用される並列処
理型A/D変換器の構成例を示す。
First, FIG. 3 shows an example of the configuration of a parallel processing type A/D converter to which the technology according to the present invention is applied.

同図に示す並列処理型A/D変換器は半導体集積回路装
置内に形成されるものであって、基本的には前述したも
のと同様である。すなわち、多数の電圧比較器CPI〜
CPnの各一方の入力(ト)にアナログ入力電圧V i
 nを共通に与えるとともに、その多数の電圧比較器C
PI〜CPnの各他方の入力1−1に段階的に異なる基
準電圧Vsl〜Vsnをそれぞれに与える。これにより
、各電圧比較器CP1〜CPnの比較較出力側から上記
入力電圧Vinに対応するデジタル出力を得る。この場
合、各比較器CPI〜CPnの比較出力はそれぞれ“1
”と“Onの論理レベルで出力される。各比較出力は、
各比較器CP1〜CPnごとに設げた論理ゲートG1〜
Gnによって択一的な選択信号X1〜Xnに変換される
。この選択信号X1〜Xnは、エンコーダ3によって所
定桁数(例えば8ビツト)の2進符号列に組立られる。
The parallel processing type A/D converter shown in the figure is formed within a semiconductor integrated circuit device, and is basically the same as that described above. That is, a large number of voltage comparators CPI~
An analog input voltage V i is applied to each one input (G) of CPn.
n in common, and its many voltage comparators C
Stepwise different reference voltages Vsl to Vsn are applied to the other inputs 1-1 of PI to CPn, respectively. Thereby, a digital output corresponding to the input voltage Vin is obtained from the comparison output side of each voltage comparator CP1 to CPn. In this case, the comparison output of each comparator CPI to CPn is “1”.
” and “On” logic level. Each comparison output is
Logic gate G1~ provided for each comparator CP1~CPn
Gn converts them into alternative selection signals X1 to Xn. The selection signals X1 to Xn are assembled by the encoder 3 into a binary code string of a predetermined number of digits (for example, 8 bits).

そして、この組立られた2進符号列がデジタル出力Do
utとなる。
Then, this assembled binary code string is the digital output Do
It becomes ut.

第1図は、第3図に示したA/D変換器の主要部におけ
る回路を、その平面的な配置状態に従って示す。
FIG. 1 shows a circuit in the main part of the A/D converter shown in FIG. 3 according to its planar arrangement.

同図に示すように、薄膜抵抗R1,R1,・・・・・・
As shown in the figure, thin film resistors R1, R1,...
.

R2,R1,・・・・・・からなるラダー抵抗10は、
複数のブロックに分割形成された比較回路列2,2゜2
.2とは別に、中央の一箇所に寄せ集められた状掛で形
成されている。そして、集中形成されたラダー抵抗10
の左右両側に比較回路列2,2゜2.2が振分けられて
配置されている、各比較回路列2にはそれぞれ、第3図
にて示した多数の電圧比較器と論理ゲートの対が多数配
列されている。
The ladder resistor 10 consisting of R2, R1,...
Comparison circuit array 2, 2゜2 divided into multiple blocks
.. In addition to 2, it is formed by shakkake, which are gathered together in one place in the center. And concentratedly formed ladder resistance 10
Comparison circuit rows 2, 2゜2.2 are distributed and arranged on both the left and right sides of the circuit, and each comparison circuit row 2 has a large number of pairs of voltage comparators and logic gates shown in FIG. Many are arranged.

ラダー抵抗10内の各薄膜抵抗R1,R1,・・・・・
・の接続点と比較回路列2内の各電圧比較回路とは、図
中に点線を用いて示すように、2層配線などによって個
々に接続されている。
Each thin film resistor R1, R1,... in the ladder resistor 10
The connection points . and each voltage comparison circuit in the comparison circuit array 2 are individually connected by two-layer wiring or the like, as indicated by dotted lines in the figure.

第2図は、上記A/D変換器が形成される半導体基板(
チップ)110において、上記ラダー抵抗10が形成さ
れる領域を示す、、wはその領域の横幅を、lはその縦
幅な示す。同図に示すように、上記ラダー抵抗10は、
半導体基板110の中央部分に比較的小さく寄せ集めら
れて形成されている。特に、その横幅Wにつ、いては、
第10図に示したものよりも、大幅に縮小されている。
FIG. 2 shows a semiconductor substrate (
In the chip) 110, the area where the ladder resistor 10 is formed is shown, w is the width of the area, and l is the vertical width of the area. As shown in the figure, the ladder resistor 10 is
They are formed in a relatively small group at the center of the semiconductor substrate 110. Especially regarding the width W,
It is much smaller than the one shown in FIG.

このように、基板110上に形成される多数の薄膜抵抗
を一箇所に寄せ集めて形成すると、その薄膜抵抗の基板
110上での位置の違いが小さくなり、これに伴って、
その位置の違いによる面抵抗率の変化量△rも小さくな
る。つまり、薄膜抵抗の形成位置による抵抗率の変化の
影響を少なくすることができる。これにより、比較的簡
単な構成でもって、多数の薄膜抵抗の比精度を再現性良
(高めることができるようになる。
In this way, when a large number of thin film resistors formed on the substrate 110 are formed in one place, the difference in the position of the thin film resistors on the substrate 110 becomes smaller, and accordingly,
The amount of change Δr in sheet resistivity due to the difference in position also becomes smaller. In other words, the influence of changes in resistivity due to the formation position of the thin film resistor can be reduced. This makes it possible to improve the relative precision of a large number of thin film resistors with good reproducibility with a relatively simple configuration.

この場合、実施例では、上記ラダー抵抗10が形成され
る領域の横幅Wの方は大幅に短縮されているが、その縦
幅lの方はそれほど短縮されていない。しかし、その縦
幅lの方向は、第1図に示すように、ラダー抵抗10が
折り返しながら走行する方向となっている。これにより
、その縦幅lの方向に対する面抵抗率の変化については
、折り返し形成されたラダー抵抗10の往路と帰路とに
よって、互いに打ち消されるようになる。この場合、位
置による面抵抗率の変化の影響が大きく現れるのは、そ
の打ち消しの効果が期待できない横幅Wの方向である。
In this case, in the embodiment, the horizontal width W of the region where the ladder resistor 10 is formed is significantly shortened, but the vertical width l thereof is not so shortened. However, as shown in FIG. 1, the direction of the longitudinal width l is the direction in which the rudder resistor 10 travels while turning back. As a result, changes in sheet resistivity in the direction of the longitudinal width l are canceled out by the forward and return paths of the folded ladder resistor 10. In this case, the influence of the change in sheet resistivity due to position appears largely in the direction of the width W, where the effect of canceling it cannot be expected.

この横幅Wの方向に現れる面抵抗率の変化は、その横幅
Wの分だけ累積され、これがラダー抵抗10の比精度に
大きく影響する、従って、この実施例の場合には、その
横幅Wの寸法だけを小さくするだけでもって、ラダー抵
抗10の比精度を高めることができるようになっている
Changes in sheet resistivity that appear in the direction of the width W are accumulated by the width W, and this greatly affects the specific accuracy of the ladder resistor 10. Therefore, in the case of this embodiment, the dimension of the width W is The specific accuracy of the ladder resistor 10 can be improved by simply reducing the value of the resistor 10.

さらに、第1図に示すように、ラダー抵抗10を一箇所
に寄せ集めて形成することにより、そのラダー抵抗10
の折り返し部分がいずれも小回りに形成することができ
るようになる。つまり、大口りに折り返す部分をなくす
ことができる。これKより、その折り返し部分における
薄膜抵抗R2の形状条件を、非折り返し部分(直線部)
における薄膜抵抗R1のそれに近付けることができるよ
うになる。そして、これによって、その抵抗値の比精度
を高めることが、さらに行いやすくなる、という効果も
得られるようになる、 第4図は、第1図に示したA/D変換器の回路の一部分
を詳細に示す。
Furthermore, as shown in FIG. 1, by forming the ladder resistors 10 in one place, the ladder resistors 10
Both folded parts can be formed with a small turning radius. In other words, it is possible to eliminate the need for large folds. From this K, the shape condition of the thin film resistor R2 in the folded part is defined as the non-folded part (straight part).
It becomes possible to approach that of the thin film resistor R1 in . This also makes it easier to increase the relative accuracy of the resistance value. Figure 4 shows a portion of the A/D converter circuit shown in Figure 1. is shown in detail.

同図に示すように、第1図に示した比較回路列2は、多
数の比較回路ユニツ)2x−1,2x。
As shown in the figure, the comparison circuit array 2 shown in FIG. 1 includes a large number of comparison circuit units) 2x-1, 2x.

2X+1.・・・によって構成される。比較回路ユニッ
)2xは、高入力インピーダンスの電圧比較器Cpx、
  ラッチ回路211位相分割回路22.およびゲート
・バッファ23を有する。電圧比較器Cpxは、ラダー
抵抗10によって分圧される基準電圧Vsxと、共通に
与えられるアナログ入力電圧Vinとを比較する。例え
ば、X番目の比較回路ユニツ)2xにおいて、入力電圧
V i nが基準電圧Vsxよりも高くなると、電圧比
較器Cpxから“1”の論理状態が出力される。この論
理出力“1”は、ラッチ回路21で一端保持された後、
位相分割回路−22にて正論理“l”と負論理“0”と
に振分けられる。そして、その位相分割回路22の正論
理出力“1”が上段側(x+1番目)のユニッ)2x+
1からの禁止信号ELとワイヤード論理(OR)を取ら
れた後、バッファ23を介して外部へ出力される。他方
、その位相分割回路22の負論理出力“0”は、禁止信
号ELとして下段側(x−1番目)のユニット2x−1
に与えられる。これにより、入力電圧Vinの大きさに
応じていずれか一つの比較回路ユニットが選択され、こ
の選択された比較回路ユニットの出力だけが能動化する
。例えば、入力電圧ViaがX番目の比較回路ユニット
2xの基準電圧VsxとX+1番目の比較回路ユニツ)
2x+1の基準電圧Vsx+1の間にあるときは、つま
りVsx−1(V i n (V s x + 1のと
きは、そのX番目の比較回路ユニツ)2xの出力Xxだ
けが能動化し、他の比較回路ユニット・・・・・・Cp
x−L Cpx+L・・・の出力・・・・・・Xx−1
e Xx+1.・・・・・・は非能動状態になる。この
ような比較回路ユニット・・・・・・Cpx−1゜Cp
x、CI)X+ls””を使用して、第1.31図に示
した並列処理型のA/D変換器が構成されている。
2X+1. It is composed of... Comparison circuit unit) 2x is a high input impedance voltage comparator Cpx,
Latch circuit 211 phase division circuit 22. and a gate buffer 23. The voltage comparator Cpx compares the reference voltage Vsx divided by the ladder resistor 10 and the commonly applied analog input voltage Vin. For example, in the X-th comparison circuit unit 2x, when the input voltage V in becomes higher than the reference voltage Vsx, a logic state of "1" is output from the voltage comparator Cpx. This logic output "1" is held at one end by the latch circuit 21, and then
The phase dividing circuit 22 divides the signal into positive logic "1" and negative logic "0". Then, the positive logic output “1” of the phase division circuit 22 is the upper stage side (x+1st) unit) 2x+
After being subjected to a wired logic (OR) with the inhibit signal EL from 1, it is outputted to the outside via the buffer 23. On the other hand, the negative logic output "0" of the phase division circuit 22 is output to the lower stage (x-1st) unit 2x-1 as the inhibition signal EL.
given to. As a result, one of the comparison circuit units is selected depending on the magnitude of the input voltage Vin, and only the output of the selected comparison circuit unit is activated. For example, the input voltage Via is the reference voltage Vsx of the X-th comparison circuit unit 2x and the X+1st comparison circuit unit)
When it is between the reference voltage Vsx+1 of 2x+1, that is, only the output Xx of Vsx-1 (V i n (when V s x + 1, the Circuit unit...Cp
x-L Cpx+L...output...Xx-1
e Xx+1. ... becomes inactive. Such a comparison circuit unit...Cpx-1゜Cp
x, CI)X+ls'' is used to construct the parallel processing type A/D converter shown in FIG.

第5図および第6図は、第1図に示したラダー抵抗にお
いて、非折り返し部分に形成される薄膜抵抗R1の平面
パターン形状を示す。
5 and 6 show planar pattern shapes of the thin film resistor R1 formed in the non-folded portion of the ladder resistor shown in FIG. 1. FIG.

第1図に示すように、非折り返し部分の薄膜抵抗R1は
、その平面パターン形状が、抵抗値を大きくとるためK
、折り曲がり部aと直線部すとが交互に連接するジグザ
グ状に形成されている。これとともに、そのパターンの
各角部IA、IBがそれぞれ鈍角(略125度)に形成
されている。
As shown in FIG. 1, the thin film resistor R1 in the non-folded portion has a large resistance value due to its planar pattern shape.
, is formed in a zigzag shape in which bent portions a and straight portions are alternately connected. At the same time, each corner IA and IB of the pattern is formed at an obtuse angle (approximately 125 degrees).

このよ5に各角部IA、IBをそれぞれ鈍角に形成した
ことにより、第6図に部分的に拡大して示すように、エ
ツチングの精度限界あるいはマスクパターンの輪郭ぼけ
などによる変形が、薄膜抵抗R1の幅方向に現われ難く
なっている。つまり、内側角部IAおよび外側角部IB
における幅方向への寸法バラツキ△WA、△WBをそれ
ぞれ小さく抑えることができるようになっている。これ
により、当該部分における抵抗値のバラツキが小さくな
り、そしてこれによって、各薄膜抵抗R1の比精度が、
エツチングの精度限界あるいはマスクパターンの輪郭ぼ
けなどによる影響をさほど受けることなく、さらに再現
性良く高められるようになっている。
By forming the corners IA and IB at obtuse angles in this way, as shown in the partially enlarged view of FIG. It becomes difficult to appear in the width direction of R1. That is, the inner corner IA and the outer corner IB
The dimensional variations ΔWA and ΔWB in the width direction can be kept small. As a result, the variation in resistance value in the relevant portion is reduced, and as a result, the specific accuracy of each thin film resistor R1 is
The reproducibility can be further improved without being affected by etching accuracy limits or mask pattern outline blurring.

第7図は、第1図に示したラダー抵抗において、折り返
し部分に形成される薄膜抵抗R2の平面パターン形状を
示す。
FIG. 7 shows a planar pattern shape of the thin film resistor R2 formed in the folded portion in the ladder resistor shown in FIG.

同図に示すように、折り返し部分圧形成される薄膜抵抗
R2は、非折り曲がり部分の抵抗R1と同様に、折り曲
がった平面パターン形状を有するとともに、その折り曲
がり部の角部が鈍角に形成されている、この小回りの折
り返し部分における薄膜抵抗R2と非折り返し部分圧お
ける薄膜抵抗R1とは、2つの非折り返し部分の同側端
に並んだ抵抗R1,R1を互いに接続するために、その
折り曲がり方向が互いに異なっている。しかし、その幅
および長さは互いに同じに揃えられ、これKより互いに
同じ抵抗値をもつようになっている。
As shown in the figure, the thin film resistor R2 formed with a folded partial pressure has a bent planar pattern shape, similar to the resistor R1 of the non-folded part, and the corner of the folded part is formed at an obtuse angle. The thin film resistor R2 in the folded part of this small turn and the thin film resistor R1 in the non-folded part are designed to connect the resistors R1 and R1 lined up on the same side of the two non-folded parts to each other. The bending directions are different from each other. However, their widths and lengths are made the same, so that they have the same resistance value.

さらに、その折り返し部分における薄膜抵抗R2と非折
り返し部分における薄膜抵抗R1は、その折り曲がり方
向が部分的に異なりているが、その折り曲がり部31〜
a8の数および角度は互いに同一に揃えられている。つ
まり、折り曲がり部そのものの形状だけは同一化されて
いる。これにより、フォトエツチングの工程誤差、例え
ばマスクの位置合わせなどに若干の誤差が生じても、そ
の誤差による抵抗値の変化は、非折り返し部分の薄膜抵
抗R1にも折り返し部分の抵抗R2にも、共に同じよう
に現れる。従って、その折り返し部分の薄膜抵抗R2は
、トリミング修正を行わずとも、非折り返し部分の薄膜
抵抗R1に対して非常に高い相対精度あるいは比精度を
もつことができる。
Furthermore, the bending direction of the thin film resistor R2 in the folded portion and the thin film resistor R1 in the non-folded portion is partially different, but the folded portion 31 to
The numbers and angles of a8 are the same. In other words, only the shapes of the bent portions themselves are the same. As a result, even if a slight error occurs in the photoetching process, such as in mask positioning, the change in resistance due to the error will be reflected in both the thin film resistor R1 in the non-folded part and the resistor R2 in the folded part. They appear together in the same way. Therefore, the thin film resistor R2 in the folded portion can have a very high relative accuracy or ratio accuracy with respect to the thin film resistor R1 in the non-folded portion without any trimming correction.

第8図は上記ラダー抵抗10をD/A変換器に適用した
例を示す。
FIG. 8 shows an example in which the ladder resistor 10 is applied to a D/A converter.

同図に示すD/A変換器は、デジタル人力Dinを択一
・的な選択信号X1〜Xnに変換するデコーダ4と、こ
の選択信号X1〜Xnによって個々に開閉制御されるア
ナログスイッチ81〜Snと、基準電圧源Vsを等分割
してアナログスイッチの各一端に与えるラダー抵抗10
とを有する。そして・アナログスイッチ81〜Snの各
他端は共通接続され、この共通接続点からデジタル人力
Dinに対応するアナログ電圧Voutが出力されるよ
うになっている。ここで、ラダー抵抗10を前述したよ
うに構成することにより、変換特性の直線精度が非常に
高いD/A変換器を得ることができる。
The D/A converter shown in the figure includes a decoder 4 that converts digital human power Din into alternative selection signals X1 to Xn, and analog switches 81 to Sn that are individually controlled to open and close by the selection signals X1 to Xn. and a ladder resistor 10 which equally divides the reference voltage source Vs and applies it to each end of the analog switch.
and has. The other ends of the analog switches 81 to Sn are commonly connected, and an analog voltage Vout corresponding to the digital human power Din is output from this common connection point. By configuring the ladder resistor 10 as described above, it is possible to obtain a D/A converter with extremely high linear accuracy of conversion characteristics.

以上のように、基板上に形成される多数の薄膜抵抗を一
箇所に寄せ集めて形成することKより、その形成位置に
よる抵抗率の変化の影響を少なくすることができる。こ
れにより、比較的簡単な構成でもって、多数の薄膜抵抗
の比精度を再現性良く高められるようKなる。そして、
これによって、例えば高精度の並列処理型A/D変換器
あるいはD/A変換器を低コストに構成することが可能
になる。
As described above, by forming a large number of thin film resistors on a substrate in one place, it is possible to reduce the influence of changes in resistivity due to the formation position. This makes it possible to improve the relative accuracy of a large number of thin film resistors with good reproducibility with a relatively simple configuration. and,
This makes it possible to construct, for example, a highly accurate parallel processing type A/D converter or D/A converter at low cost.

〔効果〕〔effect〕

(1)回路基板上に形成される多数の薄膜抵抗を一箇所
に寄せ集めて形成すること罠より、その形成位置による
抵抗率の変化の影響を少なくすることができ、これによ
り、比較的簡単な構成でもって、多数の薄膜抵抗の比精
度を再現性良く高めることができるよ5になる、という
効果が得られる。
(1) Compared to forming a large number of thin film resistors on a circuit board in one place, it is possible to reduce the influence of changes in resistivity due to the formation position, and this makes it relatively easy to form. With this configuration, it is possible to obtain the effect that the specific accuracy of a large number of thin film resistors can be improved with good reproducibility.

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな(、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記薄膜抵抗
の材質としては、アルミニウム以外の金属あるいは半導
体であってもよい。また、上記ラダー抵抗1oは、横幅
W方向だけではなく、縦幅1方向に寄せ集めて形成して
もよい。
Although the invention made by the present inventor has been specifically explained based on Examples above, this invention is not limited to the above Examples (although it is possible to make various changes without departing from the gist of the invention). For example, the material of the thin film resistor may be a metal other than aluminum or a semiconductor.Also, the ladder resistor 1o is formed not only in the width W direction but also in one vertical width direction. You may.

〔利用分野〕[Application field]

以上、本発明者によってなされた発明をその背景となっ
た利用分野である並列処理型A/D変換器あるいはD/
A変換器に適用した場合について説明したが、それに限
定されるものではなく、例えば高精度の抵抗アッテネー
タなどにも適用できる。また、半導体集積回路だけでは
なく、例えばハイブリッド屋の集積回路装置にも適用で
きる。
As described above, the invention made by the present inventor is applied to parallel processing type A/D converters or D/D converters, which are the field of application behind the invention.
Although the case where the present invention is applied to an A converter has been described, the present invention is not limited thereto, and can also be applied to, for example, a high-precision resistance attenuator. Further, the present invention can be applied not only to semiconductor integrated circuits but also to integrated circuit devices used in hybrid shops, for example.

【図面の簡単な説明】[Brief explanation of drawings]

第1図はこの発明が適用されるA/D変換器の要部にお
ける回路をその平面配置状態に従って示す図、 第2図はA/D変換器が形成される半導体基板上にてラ
ダー抵抗が形成される領域を示す図、第3図はこの発明
による技術が適用される並列処理型A/D変換器の構成
例を示す回路図、第4図は第1図に示したA/D変換器
の回路の一部分を詳細に示す回路図、 第5図は非折り返し部分における薄膜抵抗の形状を示す
平面図、 第6図は第5図の一部を拡大して示す平面図、第7図は
折り返し部分における薄膜抵抗の形状を示す平面図、 第8図はラダー抵抗を用いたD/A変換器の構成例を示
す回路図、 第9図は従来の並列処理型A/D変換器の構成例を示す
回路図、 第10図は従来のA/D変換器が形成された半導体基板
上にてラダー抵抗が形成される領域を示す図、 第11図は薄膜抵抗を形成するための抵抗体薄膜が形成
された半導体クエハーにおいて、その抵抗体薄膜の面抵
抗率のバラツキ状態の例を示す図、第12図(at、(
blはそれぞれ薄膜抵抗を形成するための抵抗体薄膜が
形成された半導体ウェハーにおいて、その抵抗体薄膜の
面抵抗率の分布状態の例を等高ll11ICよって示す
区である。 1・・・抵抗体、lO・・・ラダー抵抗、R1・・・非
折り返し部分の薄膜抵抗、R2・・・折り返し部分の薄
膜抵抗、2・・・比較回路列、110・・・半導体基板
。 第  1  図 第  2  図 竿  4  図 第  5  図 第   7  図 第  8  図 第  11 図 第  12 図
FIG. 1 is a diagram showing circuits in the main parts of an A/D converter to which the present invention is applied according to their planar layout, and FIG. 2 is a diagram showing a ladder resistor on a semiconductor substrate on which the A/D converter is formed. 3 is a circuit diagram showing a configuration example of a parallel processing type A/D converter to which the technology according to the present invention is applied; FIG. 4 is a diagram showing the A/D converter shown in FIG. 1. FIG. 5 is a plan view showing the shape of the thin film resistor in the non-folded part; FIG. 6 is a plan view showing an enlarged part of FIG. 5; FIG. is a plan view showing the shape of the thin film resistor in the folded part, Figure 8 is a circuit diagram showing an example of the configuration of a D/A converter using ladder resistors, and Figure 9 is a diagram of a conventional parallel processing type A/D converter. A circuit diagram showing a configuration example. Figure 10 is a diagram showing a region where a ladder resistor is formed on a semiconductor substrate on which a conventional A/D converter is formed. Figure 11 is a resistor for forming a thin film resistor. FIG. 12 (at, (
In a semiconductor wafer on which a resistor thin film for forming a thin film resistor is formed, bl is a section showing an example of the distribution state of the sheet resistivity of the resistor thin film by the contour height ll11IC. DESCRIPTION OF SYMBOLS 1...Resistor, IO...Ladder resistance, R1...Thin film resistor of non-folded part, R2...Thin film resistor of folded part, 2...Comparison circuit array, 110...Semiconductor substrate. Figure 1 Figure 2 Figure Rod 4 Figure 5 Figure 7 Figure 8 Figure 11 Figure 12

Claims (1)

【特許請求の範囲】 1、回路基板上に、能動回路とともに、多数の薄膜抵抗
が形成された電子装置であって、上記多数の薄膜抵抗を
1箇所に寄せ集めて形成したことを特徴とする電子装置
。 2、上記多数の薄膜抵抗が直列に連接されてラダー抵抗
をなしていることを特徴とする特許請求の範囲第1項記
載の電子装置。 3、上記回路基板が半導体基板であることを特徴とする
特許請求の範囲第1項または第2項記載の電子装置。 4、上記多数の薄膜抵抗が互いに直列に接続されて分圧
回路をなしていることを特徴とする特許請求の範囲第1
項から第3項までのいずれかに記載の電子装置。 5、上記薄膜抵抗が、回路基板上に形成されたアルミニ
ウム膜を所定の平面形状にエッチング形成したものであ
ることを特徴とする特許請求の範囲第1項から第4項ま
でのいずれかに記載の電子装置。
[Claims] 1. An electronic device in which a large number of thin film resistors are formed along with an active circuit on a circuit board, characterized in that the large number of thin film resistors are formed in one place. electronic equipment. 2. The electronic device according to claim 1, wherein the plurality of thin film resistors are connected in series to form a ladder resistor. 3. The electronic device according to claim 1 or 2, wherein the circuit board is a semiconductor substrate. 4. Claim 1, characterized in that the plurality of thin film resistors are connected in series to form a voltage dividing circuit.
The electronic device according to any one of paragraphs to paragraphs 3 to 3. 5. The thin film resistor is formed by etching an aluminum film formed on a circuit board into a predetermined planar shape, according to any one of claims 1 to 4. electronic devices.
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