JPS6128422Y2 - - Google Patents
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- JPS6128422Y2 JPS6128422Y2 JP4869479U JP4869479U JPS6128422Y2 JP S6128422 Y2 JPS6128422 Y2 JP S6128422Y2 JP 4869479 U JP4869479 U JP 4869479U JP 4869479 U JP4869479 U JP 4869479U JP S6128422 Y2 JPS6128422 Y2 JP S6128422Y2
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- 241001125929 Trisopterus luscus Species 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 1
Description
【考案の詳細な説明】
本考案は可変分周装置に係り、小数点以下0.5
の単位で分周することのできる可変分周装置に関
するものである。[Detailed description of the invention] This invention relates to a variable frequency divider, and has a value of 0.5 below the decimal point.
This invention relates to a variable frequency dividing device that can divide the frequency in units of .
従来の可変分周装置を用いたPLLシンセサイザ
ーを第１図に示す。第１図に於いて、１は基準発
振器、２は分周器で、その出力周波数をｒとす
る。３は周波数位相比較器、４はローパスフイル
ター、５は電圧制御発振器（VCO）で、その発
振周波数をｏとする。６は分周比Ｎ（Ｎは正の
整数）の可変分周器（プログラマブルデイバイダ
ー）である。従つて第１図に於いて周波数がロツ
クされると、ｏ＝Ｎ・ｒ…(1)になる。従つて
(1)式に於いてはＮが整数の為ｒ間隔でしか周波
数を作り出すことができなかつた。 Figure 1 shows a PLL synthesizer using a conventional variable frequency divider. In FIG. 1, 1 is a reference oscillator, 2 is a frequency divider, and its output frequency is r. 3 is a frequency phase comparator, 4 is a low-pass filter, and 5 is a voltage controlled oscillator (VCO), whose oscillation frequency is o. 6 is a variable frequency divider (programmable divider) with a frequency division ratio N (N is a positive integer). Therefore, in FIG. 1, when the frequency is locked, o=N.r...(1). accordingly
In equation (1), since N is an integer, frequencies can only be created at r intervals.
本考案は(1)式におけるＮを小数点以下0.5の単
位で切換えることができ、Ｎと、（Ｎ−0.5）と、
（Ｎ＋0.5）の分周比で分周できる可変分周装置を
提供せんとするもので、以下本考案の実施例を第
２図〜第７図に従い説明する。 The present invention can switch N in equation (1) in units of 0.5 after the decimal point, and N and (N-0.5),
It is an object of the present invention to provide a variable frequency dividing device capable of frequency division with a frequency division ratio of (N+0.5), and embodiments of the present invention will be described below with reference to FIGS. 2 to 7.
第２図は本考案の一実施例を示す。第２図では
従来の可変分周器６の出力端子（Pout）をJKフ
リツプフロツプ７のトリガ端子Ｔに接続し、JK
フリツプフロツプ７の出力をNANDゲート１５，
１６及びNORゲート１７，１８からなるラツチ
回路１９に接続している。２１，２２は可変分周
器６へのパルス入力を反転させる反転回路及び反
転させない非反転回路で、インバーター９と
NANDゲート１０，１１，１２とで構成してい
る。入力端子（Pin）の入力は増幅器８で増幅か
れパルス列信号ＰとしてNANDゲート１１の一方
の入力端子に加え、又インバーター９にて反転さ
れた信号をNANDゲート１０の一方の入力端子
に加える。一方、ラツチ出力Q2、2をNANDゲ
ート１０，１１の他方の入力端子に接続すること
により、パルス列信号Ｐ又は入力を選択し、
NANDゲート１２を通じて可変分周器６に入力さ
れる。又、ラツチ回路１９の入力は信号Ｐをイン
バーター９、NANDゲート１３，１４により同期
させている。NANDゲート１３，１４は分周選択
端子Ｘの入力の反転信号にて制御される。JK
フリツプフロツプ７のＪ端子には分周選択端子
Ｘ、Ｙの排他論理和即ち（Ｘ・＋・Ｙ）の信
号が加えられる。と同時にＪ＝０のときは１７，
１８よりなるフリツプフロツプはリセツトされ
る。JKフリツプフロツプの真理値表と排他論理
和の真理値表を第３図、第４図に夫々示す。 FIG. 2 shows an embodiment of the present invention. In Fig. 2, the output terminal (Pout) of the conventional variable frequency divider 6 is connected to the trigger terminal T of the JK flip-flop 7, and the JK
The output of flip-flop 7 is connected to NAND gate 15,
16 and a latch circuit 19 consisting of NOR gates 17 and 18. 21 and 22 are an inverting circuit that inverts the pulse input to the variable frequency divider 6 and a non-inverting circuit that does not invert the pulse input to the variable frequency divider 6;
It is composed of NAND gates 10, 11, and 12. The input of the input terminal (Pin) is amplified by an amplifier 8 and applied as a pulse train signal P to one input terminal of a NAND gate 11, and a signal inverted by an inverter 9 is applied to one input terminal of a NAND gate 10. On the other hand, by connecting the latch outputs Q 2 and 2 to the other input terminals of the NAND gates 10 and 11, the pulse train signal P or input is selected,
It is input to the variable frequency divider 6 through the NAND gate 12. Further, the input of the latch circuit 19 is synchronized with the signal P by the inverter 9 and NAND gates 13 and 14. The NAND gates 13 and 14 are controlled by an inverted signal input to the frequency division selection terminal X. JK
The exclusive OR of the frequency division selection terminals X and Y, that is, the signal (X.+.Y) is applied to the J terminal of the flip-flop 7. At the same time, when J=0, 17,
The flip-flop consisting of 18 is reset. The truth table of the JK flip-flop and the truth table of the exclusive OR are shown in Figures 3 and 4, respectively.
第３図に於いてＴn-1はｎ−１番目のクロツク
パルスの終つたときの状態、Ｔnはｎ番目のクロ
ツクパルスが終つたときの状態を夫々示し、Ｘは
出力“１”又は“０”を示している。第３図の図
表から判る様にＪ端子とＫ端子とを“１”レベル
にするとトリガ入力が入るたびにJKフリツプフ
ロツプ７のＱ出力は反転する。 In FIG. 3, T n-1 indicates the state at the end of the n-1th clock pulse, T n indicates the state at the end of the n-th clock pulse, and X indicates the output "1" or "0". ” is shown. As can be seen from the diagram in FIG. 3, when the J and K terminals are set to the "1" level, the Q output of the JK flip-flop 7 is inverted every time a trigger input is input.
（） 第１の動作モード
いま、Ｘ＝１、Ｙ＝０の信号を与えると、Ｊ＝
Ｘ・＋・Ｙ＝１・１＋０・０＝１、＝０と
なるので、JKフリツプフロツプ７は（Pont）の
出力でQ1、1は反転する。又ラツチ回路１９の
入力端子ｄ，ｅ点は入力信号Ｐに関係なく常に
“１”となる為、NANDゲート１５，１６の出力
，ｇ点は＝1、ｇ＝Q1＝Q1となる。従つて
１７，１８よりなるフリツプフロツプ２０の出力
はQ2＝Q1 2＝1となる。以上の様に（Pout）
の出力によりQ2、2が反転するので（Pout）の
出力が出ると同時にNANDゲート１０，１１が開
閉を交互に行なう為、可変分周器６の入力端子ｃ
点にはＰ，の信号が（Pout）の出力と同時に
切換えられたことになる。ここで可変分周器６の
分周比Ｎを10に設定したとすれば、10個のパルス
カウント後（Pout）出力が出ると同時にｃ点の
信号即ち可変分周器６への入力が反転するので1/
2周期縮まり、結果として10−0.5＝9.5回に一回
づつ等間隔に（Pout）から出力がでる。このと
きの各部の電圧波形を第５図に示す。以上のよう
に可変分周器６の分周比をＮに設定すれば、
VCO５からの入力信号は１／Ｎ−０．５に分周される。() First operation mode Now, if we give the signals of X=1 and Y=0, then J=
Since X・+・Y=1・1+0・0=1,=0, the JK flip-flop 7 outputs (Pont) and Q 1 and 1 are inverted. In addition, since the input terminals d and e of the latch circuit 19 are always "1" regardless of the input signal P, the outputs of the NAND gates 15 and 16, and the point g, are 1 , g=Q 1 =Q 1 . Therefore, the output of flip-flop 20 consisting of flip-flops 17 and 18 is Q 2 =Q 1 2 = 1 . As above (Pout)
Since Q 2 and 2 are inverted by the output of (Pout), the NAND gates 10 and 11 alternately open and close at the same time that the output of
At point P, the signal is switched simultaneously with the output of (Pout). Here, if the frequency division ratio N of the variable frequency divider 6 is set to 10, the signal at point c, that is, the input to the variable frequency divider 6, is inverted at the same time as the (Pout) output is output after counting 10 pulses. So 1/
The period is shortened by 2, and as a result, output is output from (Pout) at equal intervals once every 10-0.5 = 9.5 times. FIG. 5 shows voltage waveforms at various parts at this time. If the frequency division ratio of the variable frequency divider 6 is set to N as described above,
The input signal from VCO 5 is frequency-divided by 1/N-0.5.
（） 第２の動作モード
次にＸ＝０、Ｙ＝１の信号を加えると、Ｊ＝
Ｘ・＋・Ｙ＝０・０＋１・１＝１となるの
で、JKフリツプフロツプ７は（Pout）の出力で
Q1 1は反転する。又、＝１であるのでｄ＝
Ｐ、ｅ＝となり、NANDゲート１５，１６及び
NORゲート１７，１８は信号Ｐと同期したラツ
チ回路として働く。いま1が０→１に反転した
場合、ｅ＝を1反転後1/2周期後にｅ＝＝１
になる様にすれば、フリツプフロツプ１７，１８
の出力Q2、2は、Q1、1出力より信号Ｐの半周
期後に反転する。従つてｃ点は（Pout）出力後
半周期遅れて信号Ｐ，が交互にPoutにより切
換えられることになる。Ｎ＝10に設定した場合の
この時の各部の電圧波形を第６図に示す。この
時、分周比は10.5である。以上のようにＸ＝０
Ｙ＝１のとき、可変分周器６の分周比Ｎをプリセ
ツトすることにより、VCO５からの入力信号を
１／Ｎ＋０．５に分周することができる。() Second operation mode Next, when adding the signals of X=0 and Y=1, J=
Since X・+・Y=0・0+1・1=1, JK flip-flop 7 is the output of (Pout).
Q 1 1 is reversed. Also, since =1, d=
P, e=, and NAND gates 15, 16 and
NOR gates 17 and 18 act as latch circuits synchronized with signal P. If 1 is now reversed from 0 to 1, e==1 after 1/2 period after 1 is reversed.
If you do this, flip-flops 17, 18
The output Q 2,2 of is inverted after half a cycle of the signal P than the output of Q 1,1 . Therefore, at point c, the signal P is alternately switched by Pout with a delay of the second half of the output (Pout) cycle. FIG. 6 shows the voltage waveforms of various parts at this time when N=10. At this time, the frequency division ratio is 10.5. As above, X=0
When Y=1, by presetting the frequency division ratio N of the variable frequency divider 6, the input signal from the VCO 5 can be divided into 1/N+0.5.
（） 第３の動作モード
次にＸ＝Ｙ＝１のときは、Ｊ＝Ｘ・＋・Ｙ
＝１・０＋０・１＝０となるのでQ1＝０、1＝
１となる。Q1＝０の為点は信号Ｐ、信号に
関係なく＝１である。一方、NORゲート１８
にＪ＝０の信号によりリセツトが加わり、2＝
１となる。＝１、2＝１の為、Q2＝０とな
る。従つてQ2、2は信号Ｐ、、（Pout）に関係
なくQ2＝０、2＝１となる。Q2＝０、2＝１の
為NANDゲート１１が開き信号ＰはNANDゲート
１１，１２を通り、結果的には信号Ｐがｃ点の可
変分周器６の入力に加えられたことになる。従つ
て、このときは従来の可変分周器の動作を同様で
VCO５からの入力信号は１／Ｎに分周される。
又、Ｘ＝Ｙ＝０のときＪ＝Ｘ・Ｙ＋・＝０・
１＋１・０＝０となるので、動作はＸ＝Ｙ＝１の
ときと全く同じになり、１／Ｎ分周をする。Ｘ＝
Ｙ＝１又は０のときの各部の電圧波形を第７図に
示す。() Third operation mode Next, when X=Y=1, J=X・+・Y
=1・0+0・1=0, so Q 1 =0, 1 =
It becomes 1. Since Q 1 =0, the point is signal P, which is =1 regardless of the signal. On the other hand, NOR gate 18
A reset is added to by the J=0 signal, and 2 =
It becomes 1. =1, 2 =1, so Q 2 =0. Therefore, Q 2 , 2 becomes Q 2 =0, 2 =1 regardless of the signal P, , (Pout). Since Q 2 = 0 and 2 = 1, the NAND gate 11 opens, and the signal P passes through the NAND gates 11 and 12, and as a result, the signal P is added to the input of the variable frequency divider 6 at point c. . Therefore, in this case, the operation of the conventional variable frequency divider should be the same.
The input signal from VCO 5 is frequency-divided by 1/N.
Also, when X=Y=0, J=X・Y+・=0・
Since 1+1.0=0, the operation is exactly the same as when X=Y=1, and the frequency is divided by 1/N. X=
FIG. 7 shows voltage waveforms at various parts when Y=1 or 0.
第２図の本考案の装置を使用しPLLシンセサイ
ザーを構成すれば、分周選択端子Ｘ、Ｙの信号に
より、
ｏ＝（Ｎ−0.5）・ｒ（Ｘ＝１、Ｙ＝０のと
き）又はｏ＝Ｎ・ｒ（Ｘ＝Ｙ＝１又は０のと
き）又はｏ＝（Ｎ＋0.5）・ｒ（Ｘ＝０、Ｙ＝
１のとき）
とすることができる。 If a PLL synthesizer is constructed using the device of the present invention shown in Fig. 2, o = (N - 0.5) r (when X = 1, Y = 0) or o=N・r (when X=Y=1 or 0) or o=(N+0.5)・r(X=0, Y=
1).
以上の様に本考案に依れば、簡単な回路構成で
入力信号を小数点以下0.5の単位で分周すること
が出来、而もＮと（Ｎ−0.5）と（Ｎ＋0.5）の分
周比で分周できるので、PLLシンセサイザーを使
用する各種の無線機器に用いて好適である。 As described above, according to the present invention, it is possible to divide the input signal in units of 0.5 after the decimal point with a simple circuit configuration, and the frequency can be divided into N, (N-0.5), and (N+0.5). Since the frequency can be divided by the ratio, it is suitable for use in various wireless devices that use PLL synthesizers.
第１図は従来の可変分周装置を用いたPLLシン
セサイザーを示すブロツク図、第２図は本考案に
係る可変分周装置を示すブロツク図、第３図及び
第４図はJKフリツプフロツプの真理値表及び排
他論理和の真理値表を夫々示す図表、第５図、第
６図及び第７図は各動作モードに於ける第２図の
各端子の電圧波形図である。
６……分周器、７……JKフリツプフロツプ、
９……インバーター、１０，１１，１２……
NANDゲート、１９……ラツチ回路、２１……反
転回路、２２……非反転回路。
Fig. 1 is a block diagram showing a PLL synthesizer using a conventional variable frequency divider, Fig. 2 is a block diagram showing a variable frequency divider according to the present invention, and Figs. 3 and 4 are truth values of a JK flip-flop. 5, 6, and 7 are voltage waveform diagrams of each terminal of FIG. 2 in each operation mode. 6... Frequency divider, 7... JK flip-flop,
9... Inverter, 10, 11, 12...
NAND gate, 19...latch circuit, 21...inverting circuit, 22...non-inverting circuit.
Claims (1)
分周器と、トリガ端子が該分周器の出力端子に
接続されたJKフリツプフロツプと、該JKフリ
ツプフロツプの出力及び外部制御信号入力端子
に接続され、外部制御信号に基づいて前記JK
フリツプフロツプをトリガ端子に入力が入つた
とき出力が同時に反転する第１の状態と出力が
所定の一定状態となる第２の状態に設定すると
共に前記JKフリツプフロツプが第１の状態に
あるとき、前記JKフリツプフロツプの出力を
前記パルス入力の半周期遅れて反転する動作モ
ードを有する制御回路と、該制御回路の出力及
び前記パルス入力に接続され、前記分周器への
パルス入力を反転させる反転回路及び反転させ
ない非反転回路とよりなり、前記制御回路を前
記JKフリツプフロツプが第１の状態にあり、
且つ前記動作モードを有していないとき第１の
動作モードに、前記JKフリツプフロツプが第
１の状態にあり、且つ前記動作モードを有して
いるとき第２の動作モードに設定すると共に前
記JKフリツプフロツプが第２の状態にあると
き第３の動作モードに設定し、前記制御回路の
出力によつて前記反転回路と非反転回路とを選
択的に動作させる様にしたことを特徴とする可
変分周装置。 (2) 制御回路は、JKフリツプフロツプの出力側
に設けられたラツチ回路と、該ラツチ回路及び
前記JKフリツプフロツプを制御する排他論理
和回路とを備えていることを特徴とする実用新
案登録請求の範囲第１項記載の可変分周装置。[Claims for Utility Model Registration] (1) A frequency divider that divides a pulse input by an integer (N) frequency division ratio, a JK flip-flop whose trigger terminal is connected to the output terminal of the frequency divider, and The JK flip-flop is connected to the output of the JK flip-flop and the external control signal input terminal, and the JK
When the flip-flop is set to a first state in which the output is simultaneously inverted when an input is input to the trigger terminal, and a second state in which the output is in a predetermined constant state, and the JK flip-flop is in the first state, the JK a control circuit having an operation mode for inverting the output of the flip-flop with a delay of half a cycle of the pulse input; and an inverting circuit connected to the output of the control circuit and the pulse input for inverting the pulse input to the frequency divider; when the JK flip-flop is in a first state;
When the JK flip-flop does not have the operating mode, the JK flip-flop is set to the first operating mode, and when the JK flip-flop has the operating mode, the JK flip-flop is set to the second operating mode. The variable frequency divider is set to a third operation mode when the control circuit is in the second state, and the inverting circuit and the non-inverting circuit are selectively operated according to the output of the control circuit. Device. (2) The scope of the utility model registration claim, characterized in that the control circuit includes a latch circuit provided on the output side of a JK flip-flop, and an exclusive OR circuit that controls the latch circuit and the JK flip-flop. The variable frequency dividing device according to item 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4869479U JPS6128422Y2 (en) | 1979-04-11 | 1979-04-11 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4869479U JPS6128422Y2 (en) | 1979-04-11 | 1979-04-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55148243U JPS55148243U (en) | 1980-10-24 |
| JPS6128422Y2 true JPS6128422Y2 (en) | 1986-08-23 |
Family
ID=28932903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4869479U Expired JPS6128422Y2 (en) | 1979-04-11 | 1979-04-11 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6128422Y2 (en) |
-
1979
- 1979-04-11 JP JP4869479U patent/JPS6128422Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55148243U (en) | 1980-10-24 |
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