JPS61283078A - Decoding device for error correcting code - Google Patents

Decoding device for error correcting code

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JPS61283078A
JPS61283078A JP12375885A JP12375885A JPS61283078A JP S61283078 A JPS61283078 A JP S61283078A JP 12375885 A JP12375885 A JP 12375885A JP 12375885 A JP12375885 A JP 12375885A JP S61283078 A JPS61283078 A JP S61283078A
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error correction
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Hisayoshi Moriwaki
森脇 久芳
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Abstract

PURPOSE:To shorten a correcting time at correcting processing by writing the data of '0' by all bits to the first memory, in which the data are stored, before the data are fetched. CONSTITUTION:When the error of the data coded through an error correcting circuit 15 is corrected, by the prescribed means, before the data are fetched to the first memories 10 and 11 in which the data are stored, all bits write the data of '0'. Reproducing data only, which is judged to be correct by the error detection of a CRC code, etc., are written to the first memories 10 and 11, and the pointer corresponding to the written reproducing data is cleared. When the error is corrected in such a condition, in order to correct one error symbol identified by the pointer, the obtained syndrome itself comes to be the correct symbol after correction, the number of steps of the error correction routine can be decreased and the correcting processing time can be shortened.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル記録/再生装置、ディジタルデ
ィスク等に使用されるエラー訂正符号の復号装置に関す
る。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a decoding device for error correction codes used in digital recording/reproducing devices, digital disks, and the like.

〔発明の概要〕[Summary of the invention]

この発明は、CRCコード等のエラー検出符号により形
成されたポインタを使用し、ポインタイレージヤ法によ
りエラー訂正を行うエラー訂正符号の復号装置において
、データが記憶される第1のメモリにデータを取り込む
前に、この第1のメモリに全ビットが“O′のデータを
書き込むことにより、訂正処理時の訂正時間の短縮化及
び訂正のためのハードウェアを簡略化するようにしたも
のである。
The present invention is an error correction code decoding device that uses a pointer formed by an error detection code such as a CRC code, and performs error correction by a pointer laser method, in which data is taken into a first memory in which the data is stored. By writing data in which all bits are "O" into this first memory, the correction time during correction processing is shortened and the hardware for correction is simplified.

〔従来の技術〕[Conventional technology]

ディジタルオーディオ信号を記録/再生するディジタル
記録/再生装置において、オーディオデータの2次元配
列の斜め方向の相異なる方向に2個の単純パリティ系列
(P系列及びQ系列と夫々称する。)を形成すると共に
、この2次元配列の縦方向にエラー検出符号としてのC
RCコードの符号化を行うクロスインターリーブ符号が
知られている。このエラー訂正符号の復号は、最初にC
RCコードを用いたエラー検出を行い、エラーの有無を
示すポインタを形成し、このポインタ情報を用いてP系
列に関する復号とQ系列に関する復号とを交互に行うポ
インタイレージヤの復号が行われている。
In a digital recording/reproducing device that records/reproduces a digital audio signal, two simple parity sequences (referred to as a P sequence and a Q sequence, respectively) are formed in diagonally different directions of a two-dimensional array of audio data. , C as an error detection code in the vertical direction of this two-dimensional array
A cross-interleave code for encoding an RC code is known. Decoding of this error correction code is first performed using C
Error detection is performed using an RC code to form a pointer indicating the presence or absence of an error, and this pointer information is used to perform pointer radar decoding that alternately performs decoding for P sequences and decoding for Q sequences. .

即ち、P系列及びQ系列の各系列で1個のシンボルがエ
ラーの場合のみ訂正を行い、訂正されたシンボルに関し
てのポインタがクリアされる。このように、ポインタイ
レージヤ法では、ポインタの正確さが重要となるため、
従来では、再生データを取り込む前にメモリのポインタ
領域を全てエラー状態にセットしておき、CRCコード
の復号の結果、正しいとされたシンボルのみに関してポ
インタをクリアする方式が採用されている。
That is, correction is performed only when one symbol in each of the P and Q sequences is an error, and the pointer for the corrected symbol is cleared. In this way, the accuracy of the pointer is important in the pointer registration method, so
Conventionally, a method has been adopted in which all pointer areas in a memory are set to an error state before reproducing data is taken in, and the pointers are cleared only for symbols that are determined to be correct as a result of CRC code decoding.

例えばP系列の1個がWO〜W7の8個のシンボルとパ
リティシンボルPとにより形成されている場合、単純パ
リティ符号のパリティシンボルP、は、次式を満足する
ように発生される。
For example, when one P sequence is formed by eight symbols WO to W7 and a parity symbol P, the parity symbol P of the simple parity code is generated so as to satisfy the following equation.

WO■W1■W2■W3■W4■W5■W6■P−0 (但し、■は、IIIod、 2の加算を意味し、具体
的には、エクスクル−シブORゲートにより実現される
。)再生データ中のこの系列の例えばW3がエラーにな
ると、即ちW=W3+E (但し、E:エラーパターン
)になると、W3に関するポインタのみセットされ、系
列中の残りのシンボルのポインタがクリアされ、次式に
よりシンドロームSが計算される。
WO■W1■W2■W3■W4■W5■W6■P-0 (However, ■ means the addition of IIIod, 2, and is specifically realized by an exclusive OR gate.) Reproduction data If, for example, W3 of this series in the series becomes an error, that is, W=W3+E (where E: error pattern), only the pointer related to W3 is set, the pointers of the remaining symbols in the series are cleared, and the syndrome is determined by the following formula. S is calculated.

5−WO■W1■W2■W3■W4■W5ΦW6■W7
■P−E 従って、エラー訂正は、(W3■5=W3)の演算によ
ってなされる。このように、従来の単純パリティ符号の
訂正ルーチンでは、受信データの系列ごとに、シンドロ
ームSを求め、このシンドロームSとエラーシンボルと
を加算(sod、 2 )するようにしていた。
5-WO■W1■W2■W3■W4■W5ΦW6■W7
(2) PE Therefore, error correction is performed by the calculation (W3 (5) = W3). In this manner, in the conventional simple parity code correction routine, the syndrome S is obtained for each series of received data, and the syndrome S and the error symbol are added (sod, 2).

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

従来の復号装置は、単純パリティ符号がエラー訂正でき
る1誤り訂正の場合、シンドロームを計算することによ
り、エラーパターンEを計算し、このエラーパターンE
をポインタで示されているエラーワードに加算(sod
、 2 )するようにしていた。
In the case of one-error correction in which a simple parity code can correct an error, a conventional decoding device calculates an error pattern E by calculating a syndrome, and calculates the error pattern E by calculating a syndrome.
is added to the error word pointed to by the pointer (sod
, 2) I tried to do it.

この発明の目的は、シンドロームの計算ステップと、エ
ラーシンボルにシンドロームを加算(sod。
The object of the present invention is to perform the step of calculating the syndrome and adding the syndrome to the error symbol (sod).

2)するステップとの2個のステップを1個のステップ
とすることができ、従って、訂正時間の短縮化或いはハ
ードウェアの規模を小さくすることができるエラー訂正
符号の復号装置を提供することにある。
2) To provide an error correction code decoding device that can combine two steps into one step, thereby shortening correction time or reducing the scale of hardware. be.

この発明に依れば、訂正時間を短縮化できるので、P系
列に関する復号と、Q系列に関する復号とを交互に行う
クロスインターリーブ符号の場合に、所定の時間内の復
号回数を増加することができ、エラー訂正能力を向上さ
せることができる。
According to this invention, since the correction time can be shortened, the number of times of decoding within a predetermined time can be increased in the case of a cross-interleaved code that alternately performs decoding for P sequences and decoding for Q sequences. , error correction ability can be improved.

〔問題点を解決するための手段〕[Means for solving problems]

この発明は、単純パリティ符号により符号化されたデー
タを記憶する第1のメモリ10.11と、データのエラ
ーの有無を示すポインタを記憶する第2のメモリ12.
13と、 第1のメモリ10.11に記憶されたデータ及び第2の
メモリ12.13に記憶されたポインタを用いて、ポイ
ンタイレージヤ法によりエラーを訂正するエラー訂正回
路15と、 第1のメモリ10.11にデータを取り込む前に、第1
のメモリ10.11に全ビットがO°のデータを書き込
むように制御する手段22.23゜31と を備えたことを特徴とするエラー訂正符号の復号装置で
ある。
The present invention includes a first memory 10.11 that stores data encoded by a simple parity code, and a second memory 12.11 that stores a pointer indicating whether or not there is an error in the data.
13, an error correction circuit 15 that corrects errors by a pointer laser method using the data stored in the first memory 10.11 and the pointer stored in the second memory 12.13; Before loading data into memory 10.11, first
This is an error correction code decoding device characterized by comprising means 22, 23 and 31 for controlling data such that all bits are written in the memory 10 and 11 of 0 degrees.

〔作用〕[Effect]

この発明に依れば、データを記憶する第1のメモリ10
.11に再生データを取り込む場合、その前の空いてい
る時間に、第1のメモリ10.11に全ビットが0′の
データを書き込んでおく。
According to this invention, the first memory 10 for storing data
.. When reproducing data is taken into the first memory 10 and 11, data in which all bits are 0' is written into the first memory 10 and 11 during a free time before that.

そして、CRCコード等のエラー検出によって、正しい
と判断された再生データのみを第1のメモIJI0,1
1に書き込み、書き込まれた再生データと対応するポイ
ンタをクリアする。この状態で、エラー訂正を行うと、
ポインタで識別される1個のエラーシン°ポルを訂正す
るのに、求められたシンドローム自体が訂正後の正しい
シンボルとなり、エラー訂正ルーチンのステップ数を減
少できる。゛〔実施例〕 以下、この発明の一実施例について図面を参照して説明
する。この実施例の説明は、以下の順序、に従ってなさ
れる。
Then, only the playback data determined to be correct by error detection such as CRC code is stored in the first memo IJI0,1.
1 to clear the pointer corresponding to the written playback data. If you perform error correction in this state,
When correcting one error symbol identified by a pointer, the obtained syndrome itself becomes the correct symbol after correction, and the number of steps in the error correction routine can be reduced. [Embodiment] Hereinafter, an embodiment of the present invention will be described with reference to the drawings. The description of this embodiment is given in the following order.

a、全体の構成 り、エラー訂正符号の説明 C1復号処理の動作 d、エラー訂正回路15の説明 この一実施例は、回転ヘッドにより、磁気テープに時間
軸圧縮されたディジタルオーディオ信号を記録するもの
である。時間軸圧縮は、磁気テープの1本のトラックに
1フイールドのカラービデオ信号及び1フイ一ルド分の
ディジタルオーディオ信号を分割して記録するための処
理である。
a. Overall configuration and explanation of error correction code C1 Operation of decoding process d. Description of error correction circuit 15 In this embodiment, a time-axis compressed digital audio signal is recorded on a magnetic tape using a rotating head. It is. Time axis compression is a process for dividing and recording one field of a color video signal and one field of a digital audio signal on one track of a magnetic tape.

a、全体の構成 第1図において、1は、回転ヘッドの構成の磁気ヘッド
を示し、磁気へラドlの再生信号は、回転トランス(図
示せず)及び再生アンプ2を介してCRCチェック回路
3に供給される。CRCチェック回路3では、CRCコ
ードによるエラー検出が行われる。CRCチェック回路
3から出力される再生データがスイッチ回路6及び7の
夫々の端子aに供給される。この再生データの伝送路を
データバス4と呼ぶ。
a. Overall configuration In FIG. 1, reference numeral 1 indicates a magnetic head having a rotary head configuration, and the reproduction signal of the magnetic head l is transmitted to a CRC check circuit 3 via a rotary transformer (not shown) and a reproduction amplifier 2. supplied to The CRC check circuit 3 performs error detection using a CRC code. Reproduction data output from the CRC check circuit 3 is supplied to terminals a of switch circuits 6 and 7, respectively. This reproduction data transmission path is called a data bus 4.

CRCチェック回路3でのCRCブロックごとのエラー
検出により、1ビツトのポインタが形成される。再生デ
ータの各ワードと同期してCRCチェック回路3から出
力されるポインタがスイッチ回路8及び9の夫々の端子
aに供給される。このポインタの伝送路をポインタバス
5と呼ぶ。
A 1-bit pointer is formed by error detection for each CRC block in the CRC check circuit 3. A pointer output from the CRC check circuit 3 in synchronization with each word of reproduced data is supplied to each terminal a of the switch circuits 8 and 9. This pointer transmission path is called a pointer bus 5.

スイッチ回路6及び7には、夫々データRAM10及び
11が接続されている。スイッチ回路8及び9には、夫
々ポインタRAM12及び13が接続されている。スイ
ッチ回路6及び7の夫々の端子aに供給された再生デー
タがデータRAMl0及び11に書き込まれる。スイッ
チ回路8及び9の夫々の端子aに供給されたポインタが
ポインタRAM12及び13に書き込まれる。データR
AMl0及び11から読み出された再生データがスイッ
チ回路6及び7の夫々の端子すに取り出される。データ
RAM12及び13から読み出されたポインタがスイッ
チ回路8及び9の夫々の端子すに取り出される。
Data RAMs 10 and 11 are connected to the switch circuits 6 and 7, respectively. Pointer RAMs 12 and 13 are connected to the switch circuits 8 and 9, respectively. Reproduction data supplied to terminals a of switch circuits 6 and 7, respectively, is written to data RAMs 10 and 11. The pointers supplied to terminals a of switch circuits 8 and 9 are written to pointer RAMs 12 and 13, respectively. Data R
Reproduction data read from AM10 and AM11 is taken out to terminals of switch circuits 6 and 7, respectively. Pointers read from data RAMs 12 and 13 are taken out to terminals of switch circuits 8 and 9, respectively.

データRAM10.11及びポインタRAM 12.1
3に関連してメモリ制御回路14が設けられている。メ
モリ制御回路14は、これらのRAMのアドレスの生成
、これらのRAMのり一ド/ライトのタイミング等の制
御を行う。メモリ制御回路14の制御のもとで、データ
RAMIQ、11及びポインタRAM12.13におい
て、時間軸変動分の除去及び時間軸伸長がなされる。
Data RAM 10.11 and Pointer RAM 12.1
3, a memory control circuit 14 is provided. The memory control circuit 14 generates addresses for these RAMs, controls read/write timings for these RAMs, and the like. Under the control of the memory control circuit 14, time axis fluctuations are removed and time axis expansion is performed in the data RAMIQ, 11 and pointer RAMs 12, 13.

データバス4及びポインタバス5の夫々とエラー訂正回
路15が接続されている。このエラー訂正回路15は、
後述のように、データRAMl0゜11及びポインタR
AM12.13の初期化、符号の1系列ごとのエラー訂
正可能かどうかの判断。
An error correction circuit 15 is connected to each of the data bus 4 and pointer bus 5. This error correction circuit 15 is
As described later, data RAM l0゜11 and pointer R
Initialize AM12.13 and determine whether error correction is possible for each code series.

エラーワードの訂正、ポインタのクリア等の処理を行う
Performs processing such as correcting error words and clearing pointers.

エラー訂正の処理がなされたデータがデータRAMl0
又は11から読み出され、スイッチ回路6又は7の端子
すを介してディジタル処理回路16に供給される。ポイ
ンタRAM12又は13から読み出されたポインタがス
イッチ回路8又は9の端子すを介してディジタル処理回
路16に供給される。ディジタル処理回路16は、エラ
ー訂正できないワードに関する処理を行う。例えばエラ
ーワードの前後の夫々に位置するワードが正しいときに
は、この2ワードの平均値でエラーワードが補間され、
また、前に位置するワードのみが正しいときには、この
前に位置するワードでエラーワードが補間され、更に、
前後の何れにも正しいワードが無いときには、ミューテ
ィングが行われる。ディジタル処理回路16の出力デー
タがD/Aコンバータ17に供給され、出力端子18に
再生オーディオ信号が取り出される。
Data that has been subjected to error correction processing is stored in data RAM10.
or 11 and supplied to the digital processing circuit 16 via the terminal of the switch circuit 6 or 7. The pointer read from the pointer RAM 12 or 13 is supplied to the digital processing circuit 16 via the terminal of the switch circuit 8 or 9. The digital processing circuit 16 performs processing regarding words that cannot be error corrected. For example, when the words located before and after the error word are correct, the error word is interpolated using the average value of these two words,
Also, when only the previous word is correct, the error word is interpolated with the previous word, and further,
Muting is performed when there is no correct word either before or after the word. Output data from the digital processing circuit 16 is supplied to a D/A converter 17, and a reproduced audio signal is taken out at an output terminal 18.

b、エラー訂正符号の説明 この一実施例のエラー訂正符号について、第2図を参照
して説明する。第2図における縦方向の各列が8ワード
のディジタルオーディオデータと2ワードのパリティワ
ードとの計10ワードからなるCRCブロックを構成し
、このCRCブロック毎にCRC符号化がなされ、CR
Cコードが付加されている。CRCブロックがm個並べ
られて、1符号ブロックが構成される。1符号ブロック
には、例えばlフィール1分のディジタルオーディオ信
号が含まれている。
b. Description of error correction code The error correction code of this embodiment will be explained with reference to FIG. Each column in the vertical direction in FIG. 2 constitutes a CRC block consisting of a total of 10 words, including 8 words of digital audio data and 2 words of parity word, and CRC encoding is performed for each CRC block.
A C code is added. One code block is configured by arranging m CRC blocks. One code block contains, for example, one minute of l-feel digital audio signal.

l符号ブロック内で完結するクロスインターリーブが施
され、2個の単純パリティの符号系列P。
Two simple parity code sequences P subjected to cross-interleaving that completes within l code blocks.

Qが形成される。一方のP系列は、第2図おいて実線で
示すように、所定数ブロック毎の相異なるCRCブロッ
クに含まれる8ワードのオーディオデータとパリティワ
ードPとにより構成される。
Q is formed. One P sequence is composed of 8 words of audio data and a parity word P included in different CRC blocks every predetermined number of blocks, as shown by the solid line in FIG.

他方のQ系列は、第2図において破線で示すように、所
定数ブロック毎の相異なるCRCブロックに含まれる8
ワードのオーディオデータとパリティワードP、Qとに
より構成される。1符号ブロックに含まれるオーディオ
データの各ワードは、P系列及びQ系列の両者に属し、
このP系列及びQ系列は、各ワードに関して互いに異な
るようにされている。磁気テープに記録される時には、
CRCブロック毎にブロック同期信号及びブロックアド
レスが付加される。
The other Q sequence includes 8 CRC blocks included in different CRC blocks every predetermined number of blocks, as shown by the broken line in FIG.
It is composed of word audio data and parity words P and Q. Each word of audio data included in one code block belongs to both the P sequence and the Q sequence,
The P sequence and Q sequence are made to be different from each other for each word. When recorded on magnetic tape,
A block synchronization signal and a block address are added to each CRC block.

上述のエラー訂正符号の復号は、CRCブロック毎にエ
ラー検出を行うことにより、ポインタを形成し、このポ
インタ情報を用いて、各P系列の復号を行い、次に、各
Q系列の復号を行い、更に各P系列の復号及び各Q系列
の復号を交互に行う。
To decode the error correction code described above, a pointer is formed by detecting an error for each CRC block, and this pointer information is used to decode each P sequence, and then to decode each Q sequence. , and further performs decoding of each P sequence and decoding of each Q sequence alternately.

この復号の回数を多くすると、訂正することができるエ
ラーワード数が増加する。
Increasing the number of times this decoding is performed increases the number of error words that can be corrected.

C0復号処理の動作 第4図は、カラービデオ信号の1フイールドを時間的な
区切りとしてなされる復号動作を示す。
Operation of C0 decoding processing FIG. 4 shows a decoding operation performed using one field of a color video signal as a temporal division.

第4図におけるa、b、c、dの各区間では、下記の動
作がなされる。
In each section a, b, c, and d in FIG. 4, the following operations are performed.

aの区間:データRAMl0又は11のオールクリアと
ポインタRAM12又は1 3のオールセット bの区間:再生データのデータRAMl0又は11への
取り込みとCRCチェッグ とCRCチェックに基づくポインタ クリア Cの区間:クロスインターリーブ符号による訂正 dの区間:RAM10.11.12又は13からディジ
タル処理回路16へのデー タ転送 また、第4図において、斜線を施した区間は、時間軸変
動分を考慮した時間マージンを示す。
Section a: All clear of data RAM 10 or 11 and all set of pointer RAM 12 or 13 Section b: Loading of playback data into data RAM 10 or 11 and CRC check and pointer clear based on CRC check Section C: Cross interleaving Section of code correction d: Data transfer from RAM 10, 11, 12 or 13 to digital processing circuit 16 In FIG. 4, the shaded section indicates a time margin in consideration of time axis fluctuations.

この第4図を参照してこの一実施例の動作について詳述
する。第4図Aは、データRAMl0及びポインタRA
M12によりなされる復号動作を表し、第4図Bは、デ
ータRAMII及びポインタRAM13によりなされる
復号動作を表している。第4図におけるFlで示すフィ
ールドでは、第1図に示すように、スイッチ回路6及び
8が端子a側を選択し、スイッチ回路7及び9が端子す
側を選択している。第4図A中の最初のaの区間におい
て、メモリ制御回路14とエラー訂正回路15によって
、データRλMIOの1符号ブロックの全アドレスに全
てのピントが0′のデータが書き込まれると共に、メモ
リ制御回路14とエラー訂正回路15によって、ポイン
タRAM12の1符号ブロックの全アドレスにポインタ
をセットする(全ポインタを°l” とする)。
The operation of this embodiment will be described in detail with reference to FIG. FIG. 4A shows data RAM l0 and pointer RA
FIG. 4B shows the decoding operation performed by the data RAM II and pointer RAM 13. In the field indicated by Fl in FIG. 4, as shown in FIG. 1, switch circuits 6 and 8 select the terminal a side, and switch circuits 7 and 9 select the terminal A side. In the first interval a in FIG. 14 and the error correction circuit 15, pointers are set at all addresses of one code block in the pointer RAM 12 (all pointers are set to .degree.l").

第4図Aのbの区間では、磁気ヘッドlによって、磁気
テープからデータが再生され、CRCチェック回路3に
より、エラー検出がなされる。データバス4及びスイッ
チ回路6を介して、エラーが無いデータのみがデータR
AMl0に書き込まれる。これと共に、エラーが無いデ
ータと対応するポインタがクリアされる(“0゛にされ
る)。bの区間で、1符号ブロックのディジタルオーデ
ィオ信号及びポインタがデータRAMl0及びポインタ
RAM12に書き込まれる。
In section b of FIG. 4A, data is reproduced from the magnetic tape by the magnetic head l, and error detection is performed by the CRC check circuit 3. Through the data bus 4 and the switch circuit 6, only error-free data is sent to the data R.
Written to AMl0. At the same time, the pointer corresponding to the error-free data is cleared (set to "0"). In the section b, the digital audio signal of one code block and the pointer are written into the data RAM 10 and the pointer RAM 12.

データの取り込みが終了して次のCの区間では、データ
RAMl0及びポインタRAM12がアクセスされ、エ
ラー訂正回路15によってエラー訂正がなされる。エラ
ー訂正がされたディジタルオーディオ信号及びポインタ
は、次のフィールドF2のdの区間でディジタル処理回
路16に出力される。フィールドF1では、第4図Bに
示すように、データRA’MII及びポインタRAM1
3から読み出されたエラー訂正後のディジタルオーディ
オ信号及びポインタがディジタル処理回路16に出力さ
れる。
In the next section C after data capture is completed, the data RAM 10 and pointer RAM 12 are accessed, and the error correction circuit 15 performs error correction. The error-corrected digital audio signal and pointer are output to the digital processing circuit 16 in the section d of the next field F2. In field F1, as shown in FIG. 4B, data RA'MII and pointer RAM1 are stored.
The error-corrected digital audio signal and pointer read from the digital audio signal 3 are output to the digital processing circuit 16.

d、エラー訂正回路15の説明 第3図は、エラー訂正回路15の一例の構成を示す。第
3図において、エクスクル−シブORゲート(以下、E
X−ORゲートと称する) 21とラッチ22とバスコ
ントローラ23とは、シンドロームを生成するために設
けられている。バスコントローラ23は、データバス4
とラッチ22との間に設けられている。ラッチ22の出
力とデータバス4を介されたワードとがEX−ORゲー
ト21に供給され、EX−ORゲート21の出力がラッ
チ22に供給される。
d. Description of error correction circuit 15 FIG. 3 shows the configuration of an example of the error correction circuit 15. In FIG. 3, an exclusive OR gate (hereinafter referred to as E
(referred to as an X-OR gate) 21, a latch 22, and a bus controller 23 are provided to generate a syndrome. The bus controller 23 controls the data bus 4
and the latch 22. The output of the latch 22 and the word via the data bus 4 are supplied to the EX-OR gate 21, and the output of the EX-OR gate 21 is supplied to the latch 22.

ポインタバス5には、バスコントローラ24゜エラーカ
ウンタ26.エラーアドレスラッチ28が接続されてい
る。バスコントローラ24は、RSフリップフロップ2
5の出力端子とポインタバス5との間に挿入されている
。このバスコントローラ24によって、RSフリップフ
ロップ25の出力がポインタバス25に出力されるかど
うかが制御される。エラーカウンタ26は、各系列毎に
“1゛のポインタを計数することにより、1個のP系列
又は1個のQ系列中のエラーの数を調べる。
The pointer bus 5 includes a bus controller 24° error counter 26. An error address latch 28 is connected. The bus controller 24 includes an RS flip-flop 2
5 and the pointer bus 5. This bus controller 24 controls whether the output of the RS flip-flop 25 is output to the pointer bus 25 or not. The error counter 26 checks the number of errors in one P sequence or one Q sequence by counting a pointer of "1" for each sequence.

エラーカウンタ26の出力が訂正判断回路27に供給さ
れる。1個の系列中のエラーワードの数が1個の時にの
み、エラー訂正が可能と判断される。
The output of the error counter 26 is supplied to a correction determination circuit 27. It is determined that error correction is possible only when the number of error words in one sequence is one.

エラーアドレスラッチ28には、マルチプレクサ30の
出力が供給される。マルチプレクサ30には、エラーア
ドレスラッチ28にラッチされているエラーアドレス及
びアドレス発生回路29(メモリ制御回路14の一部で
ある。)からのアドレスが供給される。マルチプレクサ
30の出力がエラー訂正動作を行っている側のデータR
AM及びポインタRAMに供給される。
The error address latch 28 is supplied with the output of the multiplexer 30. The multiplexer 30 is supplied with the error address latched in the error address latch 28 and an address from the address generation circuit 29 (which is part of the memory control circuit 14). The output of the multiplexer 30 is the data R on the side performing the error correction operation.
AM and pointer RAM.

更に、ラッチ22及びエラーカウンタ26にクリア信号
を供給すると共に、RSフリップフロダブ25のセット
及びリセットを制御するタイミング制御回路31が設け
られている。このタイミング卿御回路31は、第4図に
おけるa、b、cの各区間でクリア信号及びセット/リ
セット信号を発生する。
Furthermore, a timing control circuit 31 is provided which supplies a clear signal to the latch 22 and the error counter 26 and controls setting and resetting of the RS flip-flop dub 25. This timing control circuit 31 generates a clear signal and a set/reset signal in each section a, b, and c in FIG. 4.

第4図中のaの区間では、ラッチ22がクリアされると
共に、RSフリップフロップ25がセットされる。バス
コントローラ23によって、ラッチ22の全ビット“0
″のデータがデータバス4に出力される。バスコントロ
ーラ24によって、RSフリップフロップ25からの1
゛のポインタがポインタバス5に出力される。マルチプ
レクサ30は、アドレス発生回路29からのアドレスを
選択し、データRAMl0又は11に全ビット°0゜の
データが書き込まれると共に、ポインタRAM12又は
13にl゛のポインタがセットされる。
In section a in FIG. 4, the latch 22 is cleared and the RS flip-flop 25 is set. All bits of the latch 22 are set to “0” by the bus controller 23.
'' data is output to the data bus 4. The bus controller 24 outputs the 1
The pointer ' is output to the pointer bus 5. The multiplexer 30 selects the address from the address generation circuit 29, and data of all bits 0° is written in the data RAM 10 or 11, and a pointer 1' is set in the pointer RAM 12 or 13.

bの区間では、再生データのうちで、ポインタが°‘0
’のデータのみがデータRAM10.11に書き込まれ
る。これと共に、CRCチェック回路3からのポインタ
によって、バスコントローラ24が動作し、ポインタが
°0°の時に、バスコントローラ24を介してRSフリ
ップフロップ25からの°‘0’のポインタがポインタ
RAM12.13に供給される。
In section b, the pointer is °'0 in the playback data.
' only data is written to the data RAM 10.11. At the same time, the bus controller 24 is operated by the pointer from the CRC check circuit 3, and when the pointer is at 0°, the 0' pointer from the RS flip-flop 25 is transferred to the pointer RAM 12.13 via the bus controller 24. supplied to

Cの区間では、バスコントローラ23及び24がオフと
なり、データRAMから読み出された再生データがEX
−ORゲート21に供給され、ポインタRAMから読み
出されたポインタがエラーカウンタ26及びエラーアド
レスランチ28に供給される。この場合、P系列及びQ
系列の夫々の1系列毎にラッチ22及びエラーカウンタ
26がクリアされる。EX−ORゲート2.1とラッチ
22によりシンドロームが生成される。エラーカウンタ
26は、°1′ のポインタ毎にカウントアツプされ、
l系列の計数値が訂正判断回路27に供給される。エラ
ーアドレスラッチ28には、1°のポインタと対応する
1個のエラーアドレスがラッチされる。
In section C, the bus controllers 23 and 24 are turned off, and the playback data read from the data RAM is
- The pointer is supplied to the OR gate 21 and the pointer read from the pointer RAM is supplied to the error counter 26 and error address launch 28. In this case, the P series and Q
The latch 22 and error counter 26 are cleared for each series. A syndrome is generated by EX-OR gate 2.1 and latch 22. The error counter 26 is counted up for every pointer of °1'.
The count values of the l series are supplied to the correction determination circuit 27. The error address latch 28 latches one error address corresponding to the 1° pointer.

訂正判断回路27において、訂正可能と判断される場合
には、訂正判断回路27から書き込み指゛令が発生する
と共に、バスコントローラ23及び24がオンとなり、
マルチプレクサ30がラッチされているエラーアドレス
を選択する。従って、ラッチ22からの正しいデータが
エラーワードと置き代わり、対応するポインタが0°と
される。
If the correction determination circuit 27 determines that correction is possible, a write command is generated from the correction determination circuit 27, and the bus controllers 23 and 24 are turned on.
Multiplexer 30 selects the latched error address. Therefore, the correct data from latch 22 replaces the error word and the corresponding pointer is set to 0°.

訂正不可能な場合には、訂正判断回路27から書き込み
指令が発生しない。
If correction is not possible, the correction determination circuit 27 does not issue a write command.

第5図は、例えば1個のP系列の訂正ルーチンの順序を
示す。第5図に示すように、例えばデータRAMl0か
ら1個のP系列を形成するワードWO〜W7及びPが順
次、読み出されると共に、これらのワードのポインタが
ポインタRAM12から順次、読み出される。読み出さ
れたデータ及びポインタがデータバス4及びポインタバ
ス5を夫々介してエラー訂正回路15に供給される。
FIG. 5 shows, for example, the order of a correction routine for one P sequence. As shown in FIG. 5, for example, the words WO to W7 and P forming one P sequence are read out sequentially from the data RAM 10, and the pointers of these words are sequentially read out from the pointer RAM 12. The read data and pointer are supplied to the error correction circuit 15 via the data bus 4 and pointer bus 5, respectively.

エラー訂正回路15では、上述のようなシンドロームの
生成とエラー数の計数が行われる。例えばワードW3が
エラーワードの場合には、パリティワードPを読み終わ
った直後に、正しいワードW3がデータRAMl0に書
き込まれ、対応するポインタがクリアされる。
The error correction circuit 15 generates syndromes and counts the number of errors as described above. For example, if word W3 is an error word, immediately after reading parity word P, the correct word W3 is written to data RAM 10 and the corresponding pointer is cleared.

なお、データRAM及びポインタRAMは、別個のハー
ドウェアとする必要はなく、1個のRAMのメモリ領域
を分割することにより構成できる。
Note that the data RAM and pointer RAM do not need to be separate hardware, and can be configured by dividing the memory area of one RAM.

また、この発明は、データの2次元配列の縦方向及び横
方向の夫々にパリティ符号系列を形成する積符号に対し
ても通用することができる。
The present invention can also be applied to product codes that form parity code sequences in the vertical and horizontal directions of a two-dimensional array of data.

〔発明の効果〕〔Effect of the invention〕

この発明に依れば、従来の復号装置のように、シンドロ
ームを計算し、次にエラーデータとシンドロームとを加
算することによってエラー訂正するのと異なり、シンド
ローム計算が終了した直後に正しいデータを生成できる
。、従って、この発明に依れば、エラー訂正動作に必要
な時間を短縮化できる。また、シンドロームとエラーデ
ータとの加算のためのEX−ORゲートが不要となり、
ハードウェアを簡略化できる。
According to this invention, unlike conventional decoding devices that correct errors by calculating syndromes and then adding error data and syndromes, correct data is generated immediately after syndrome calculations are completed. can. Therefore, according to the present invention, the time required for error correction operation can be shortened. In addition, an EX-OR gate for adding the syndrome and error data is no longer required.
Hardware can be simplified.

この発明は、クロスインターリーブ符号及び積符号のよ
うに、復号回数を多(して、エラー訂正゛できる場合を
増大させるエラー訂正符号に適用して好適である。前述
の一実施例の第4図におけるCの区間は、ディジタルオ
ーディオ信号が再生されてから出力端子18に取り出さ
れる迄の遅れを小さくするために、なるべく短い方が好
ましい。
The present invention is suitable for application to error correction codes such as cross-interleave codes and product codes that can be decoded many times to increase the number of cases in which error correction can be performed. It is preferable that the interval C in is as short as possible in order to reduce the delay from when the digital audio signal is reproduced until it is taken out to the output terminal 18.

しかし、Cの区間は、エラー訂正がなされる区間である
ため、P系列の復号とQ系列の復号との夫々の回数を増
大させると長くなる。この発明に依れば、P系列又はQ
系列の1回の復号に要する時間が短いので、遅れの短縮
化及びエラー訂正できる割合の増加の両者を満足するこ
とができる。
However, since the interval C is an interval in which error correction is performed, it becomes longer if the number of times of decoding of the P sequence and the number of times of decoding of the Q sequence is increased. According to this invention, P series or Q
Since the time required for one decoding of a sequence is short, it is possible to satisfy both a reduction in delay and an increase in the rate of error correction.

【図面の簡単な説明】[Brief explanation of drawings]

第1図はこの発明の一実施例のブロック図、第2図はこ
の発明を適用できるエラー訂正符号の説明に用いる路線
図、第3図はこの発明の一実施例におけるエラー訂正回
路のブロック図、第4図及び第5図はこの発明の一実施
例の動作説明に用いる路線図である。 図面における主要な符号の説明 1:磁気ヘッド、   3:cRcチェック回路。 10.11:データRAM、   12.13:ポイン
タRAM、   15:エラー訂正回路。 代理人   弁理士 杉 浦 正 知 全体のよ4成 第1図 グロスインターリーア 第2図 RAMの動作 第4図 第5図 訂正ルー士ン  t−
Fig. 1 is a block diagram of an embodiment of this invention, Fig. 2 is a route diagram used to explain an error correction code to which this invention can be applied, and Fig. 3 is a block diagram of an error correction circuit in an embodiment of this invention. , FIG. 4, and FIG. 5 are route maps used to explain the operation of an embodiment of the present invention. Explanation of main symbols in the drawings 1: Magnetic head, 3: cRc check circuit. 10.11: Data RAM, 12.13: Pointer RAM, 15: Error correction circuit. Agent Patent Attorney Tadashi Sugiura Knowledge of the entire organization Figure 1 Gross interleader Figure 2 RAM operation Figure 4 Figure 5 Correction rule t-

Claims (1)

【特許請求の範囲】 単純パリテイ符号により符号化されたデータを記憶する
第1のメモリと、 上記データのエラーの有無を示すポインタを記憶する第
2のメモリと、 上記第1のメモリに記憶されたデータ及び上記第2のメ
モリに記憶されたポインタを用いて、ポインタイレージ
ャ法によりエラーを訂正するエラー訂正回路と、 上記第1のメモリに上記データを取り込む前に、上記第
1のメモリに全ビットが‘0’のデータを書き込むよう
に制御する手段と、 を備えたことを特徴とするエラー訂正符号の復号装置。
[Claims] A first memory that stores data encoded using a simple parity code; a second memory that stores a pointer indicating whether or not there is an error in the data; an error correction circuit that corrects errors by a pointer ledger method using the data stored in the data and the pointer stored in the second memory; 1. A decoding device for an error correction code, comprising: means for controlling so that data in which all bits are '0' is written;
JP60123758A 1985-06-07 1985-06-07 Error correction code decoding device Expired - Lifetime JPH0756736B2 (en)

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Publications (2)

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JPH0756736B2 JPH0756736B2 (en) 1995-06-14

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59175011A (en) * 1983-03-24 1984-10-03 Hitachi Ltd Reproducing system of pcm signal

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59175011A (en) * 1983-03-24 1984-10-03 Hitachi Ltd Reproducing system of pcm signal

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