JPS63160066A - Address data processor - Google Patents

Address data processor

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JPS63160066A
JPS63160066A JP30747386A JP30747386A JPS63160066A JP S63160066 A JPS63160066 A JP S63160066A JP 30747386 A JP30747386 A JP 30747386A JP 30747386 A JP30747386 A JP 30747386A JP S63160066 A JPS63160066 A JP S63160066A
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address
data
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address information
error
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Takayoshi Chiba
千葉 孝義
Tamotsu Yamagami
保 山上
Yoichiro Sako
曜一郎 佐古
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Abstract

PURPOSE:To improve the capability of error detection by regarding correct address information to be correct when an expected address and a reproduced address are coincident and regarding the estimated address to be correct even in the dissidence when the number of dissident parts is within the correction capability of an error correction code. CONSTITUTION:Address information sets a1-P6 to be extracted (21) are stored in a register 31 and compared (32) with the estimated information in a register 30. The circuit 33 gives number O of dissidence between the address information part (a) and the estimated part to a system controller 10 in case of coincidence, and the address information (a) is given to the system controller 10 and an estimated address generating circuit 28 via a selector 34. In case of dissidence, when the total of the number of dissidence of the address (a) and the parity P is discriminated (33) to be a correctable value or below, an OK signal is given. When it is discriminated to be in excess of correctable number, the information (a) is regarded as an error and a signal NG is fed to the system controller 10 and the information of the sector represented in the address is not decoded and thrown away. Through the constitution above, even with an error in the reproduced address information, the correctable error is detected to be correct and to error detection capability is improved.

Description

【発明の詳細な説明】 以下の順序でこの発明を説明する。[Detailed description of the invention] The invention will be explained in the following order.

A 産業上の利用分野 B 発明の概要 C従来の技術 D 発明が解決しようとする問題点 E 問題点を解決するための手段(第1図)F 作用 G 実施例 G1 トラック及びセクターフォーマントの説明(第2
図、第3図) G2データ再生装置の要部の説明(第1図)G2−1初
期状態のアドレス信号処理 (第1図、第4図) G2−2定常状態におけるアドレス信号処理(第1図、
第5図) H発明の効果 A 産業上の利用分野 この発明は、例えば光磁気ディスクからの再生データの
ようにデータブロック毎に付加されているアドレスデー
タの処理装置に関する。
A. Field of industrial application B. Overview of the invention C. Prior art D. Problem to be solved by the invention E. Means for solving the problem (Fig. 1) F. Effect G. Embodiment G1. Description of truck and sector formant (Second
(Fig. 3) Explanation of the main parts of the G2 data reproducing device (Fig. 1) G2-1 Address signal processing in the initial state (Fig. 1, Fig. 4) G2-2 Address signal processing in the steady state (Fig. 1) figure,
FIG. 5) H Effect of the Invention A Field of Industrial Application This invention relates to a processing device for address data added to each data block, such as data reproduced from a magneto-optical disk.

B 発明の概要 この発明はアドレスデータについてエラー検出訂正符号
が生成されている場合に、エラー検出訂正デコーダを用
いることなく、アドレス情報のエラー検出を行なうよう
にしたものであって、前のアドレス情報から予測したア
ドレス情報と次の入力アドレス情報とを比較し、両者が
一致していればそのアドレス情報を正しいものとすると
ともに、不一致であっても、不一致箇所の個数がエラー
訂正符号の訂正能力以内であるときは、予測アドレス情
報を正しいとみなすようにしたもので、アドレス情報の
エラー検出能力の向上を図ったものである。
B. Summary of the Invention The present invention detects errors in address information without using an error detection and correction decoder when an error detection and correction code is generated for address data. The address information predicted from the above is compared with the next input address information, and if the two match, the address information is considered correct, and even if they do not match, the number of mismatches is determined by the correction ability of the error correction code. If it is within the range, the predicted address information is considered to be correct, and this is an attempt to improve the ability to detect errors in address information.

C従来の技術 デジタルデータを伝送媒体を介して伝送する、例えば磁
気テープや光ディスク、光磁気ディスク、磁気ディスク
等のディスク記録媒体に記録し、再生する場合、単位情
報量のブロック毎に分割して信号処理するのが一般的で
ある。そして、再生(受信)側での信号処理に際し、他
のブロックと区別するために、各ブロックにはアドレス
情報が付加されるのが通常である。
C. Conventional technology When digital data is transmitted via a transmission medium, for example, when it is recorded on a disk recording medium such as a magnetic tape, optical disk, magneto-optical disk, or magnetic disk, and then reproduced, it is divided into blocks of unit information amount. It is common to perform signal processing. During signal processing on the reproduction (receiving) side, address information is usually added to each block in order to distinguish it from other blocks.

例えば光ディスクや光磁気ディスクの場合、同心円状あ
るいはスパイラル状のトランクとしてデータが記録され
るが、各トランクは複数のセクターに分割され、この1
つのセクターに1ブロツクのデータが記録される。そし
て、セクターには、その先頭位置などに他のセクター(
ブロック)と区別するためのアドレスデータが記録され
る。アドレスデータは一般にトラックアドレス情報及び
セクターアドレス情報とそれに付随するエラー検出ない
し訂正符号によって構成されており、エラー検出ないし
訂正符号をデコードし、そのアドレス情報が信頼できる
ものであると判断されると、そのセクター内のデータを
処理するものである。
For example, in the case of optical disks and magneto-optical disks, data is recorded as concentric or spiral trunks, but each trunk is divided into multiple sectors;
One block of data is recorded in one sector. Then, the sector has other sectors (
Address data is recorded to distinguish the block from the block. Address data generally consists of track address information, sector address information, and accompanying error detection or correction codes, and if the error detection or correction codes are decoded and the address information is determined to be reliable, It processes the data within that sector.

D 発明が解決しようとする問題点 ところが、エラー訂正デコーダは、エラー訂正エンコー
ダに比べて一般に構成が複雑であり、しかも、エラー訂
正符号のエラー訂正能力が高くなればそれだけより構成
が複雑となって、回路規模の増大を招いていた。
D. Problems to be Solved by the Invention However, error correction decoders generally have a more complicated structure than error correction encoders, and the higher the error correction ability of the error correction code, the more complicated the structure becomes. , which led to an increase in circuit scale.

ところで、光ディスク等に記録されたトラックアドレス
及びセクターアドレスは一般に半径方向及び円周方向に
順次0,1,2.3・・と連続する番号が付与されてい
る。このような連続アドレスがデータに付与されている
場合には、現在読み出しているアドレス値はその前のア
ドレス値がわかればその値を“1”だけ歩進させること
で予測ができる。
By the way, track addresses and sector addresses recorded on optical discs and the like are generally assigned consecutive numbers such as 0, 1, 2.3, etc. in the radial and circumferential directions. When such consecutive addresses are assigned to data, the address value currently being read can be predicted by incrementing the previous address value by "1" if the previous address value is known.

そこで再生データから抽出した現時点のアドレス情報と
、予測°したアドレス情報とを比較し、両者の一致不一
致を検知すれば、エラー検出を行なうことができる。こ
のようにすれば、エラー訂正デコーダを用いることなく
正しいアドレス情報の検出を行なうことができる。この
場合、再生されたアドレス情報にはエラー検出ないし訂
正用パリティ情報が付加されているので、予測アドレス
情報もエンコードしてエラー検出ないし訂正用パリティ
情報を付与して、このパリティ情報を含めて比較される
Therefore, by comparing the current address information extracted from the reproduced data and the predicted address information and detecting a mismatch between the two, it is possible to detect an error. In this way, correct address information can be detected without using an error correction decoder. In this case, parity information for error detection or correction is added to the reproduced address information, so the predicted address information is also encoded, parity information for error detection or correction is added, and the parity information is included in the comparison. be done.

ところが、このようにパリティ情報を含めて比較した場
合、アドレス情報は正しく予測値と一致していても、パ
リティ情報部にエラーがあれば、全体として不一致にな
り、その正しいアドレス情報のセクターのデータが使用
できないことになってしまう、また、再生アドレスデー
タと予測アドレスデータとが不一致であっても、再生ア
ドレスデータに生じたエラーがエラー訂正符号で訂正可
能なものであれば、デコーダを用いたときは正しいと検
出できるが、これをエラーとして検出してしまってその
データも使用できない。
However, when comparing parity information in this way, even if the address information correctly matches the predicted value, if there is an error in the parity information section, the whole will not match, and the data in the sector of the correct address information will Even if the reproduced address data and predicted address data do not match, if the error that occurs in the reproduced address data can be corrected with an error correction code, it is possible to use a decoder. Although the data can be detected as correct, it is detected as an error and the data cannot be used.

この発明は上記の点にかんがみ、エラー訂正デコーダを
用いずにアドレス情報をエラー検出する場合において、
そのエラー検出能力の向上を図ることを目的とする。
In view of the above points, the present invention provides for detecting errors in address information without using an error correction decoder.
The purpose of this study is to improve its error detection ability.

E 問題点を解決するための手段 この発明においては、ブロック単位で順次伝送され、こ
のブロック毎にアドレス情報とこのアドレス情報をエン
コードして生成されたエラー訂正用パリティ情報とから
なるアドレスデータが付加されたデジタルデータより上
記アドレスデータを抽出する抽出手段(22)と、前の
アドレスデータから次のアドレスデータを予測する予測
手段(28)(29)と、抽出手段(22)よりのアド
レスデータと予測したアドレスデータとを比較する比較
手段(32)と、この比較手段(32)で少なくともア
ドレス情報が一致したとき、そのアドレス情報を正しい
として判断する手段(33)と、比較手段(32)で両
者が不一致の場合において不一致箇所の個数がアドレス
情報についてのエラー訂正用符号の最小距離をdとする
とき、(d−1)/2以下である場合には予測アドレス
情報を正しいアドレスとして判断する手段(33)とを
設ける。
E. Means for Solving Problems In this invention, address data is transmitted sequentially in blocks, and address data consisting of address information and error correction parity information generated by encoding this address information is added to each block. extraction means (22) for extracting the address data from the extracted digital data; prediction means (28) (29) for predicting the next address data from the previous address data; and address data from the extraction means (22). a comparing means (32) for comparing the predicted address data; a means (33) for determining that the address information is correct when at least the address information matches in the comparing means (32); If the two do not match, and the number of mismatched points is less than (d-1)/2, where d is the minimum distance between error correction codes for address information, the predicted address information is determined to be the correct address. means (33).

F 作用 再生アドレス情報と、予測アドレス情報とが一致したと
きはパリティ情報の一致、不一致何如に拘わらず正しい
アドレス情報として検出される。
F Effect When the reproduced address information and the predicted address information match, it is detected as correct address information regardless of whether the parity information matches or does not match.

また、両アドレス情報が不一致であっても、その不一致
の箇所の数が(d−1)/2以下であれば、パリティ情
報を用いてエラー訂正可能な範囲であるから、それは再
生アドレス情報に生じたエラーである確率が非富に高い
。したがって、予測アドレス情報を正しいアドレス情報
であるとすることができる。
Furthermore, even if the two address information do not match, if the number of points of mismatch is less than or equal to (d-1)/2, it is within the range where the error can be corrected using parity information. The probability of an error occurring is higher than non-wealth. Therefore, the predicted address information can be determined to be correct address information.

G 実施例 この発明装置の一例を、光磁気ディスクのデータ再生装
置の場合を例にとって説明する。
G. Embodiment An example of the apparatus of the present invention will be described using a data reproducing apparatus for a magneto-optical disk as an example.

先ず、光磁気ディスクについて提案されているトラック
及びセクターフォーマットについて説明する。
First, track and sector formats proposed for magneto-optical disks will be explained.

G1)ランク及びセクターフォーマントの説明この光磁
気ディスク(1)は第2図に示すようにデータが1回転
当たりlトランクとして、同君円状あるいはスライラル
状にトランク(2)が形成されて記録され、これより再
生されるようにされる。
G1) Explanation of rank and sector formant As shown in Figure 2, this magneto-optical disk (1) records data as one trunk per rotation, with trunks (2) formed in a circular or spiral shape. and will be played from now on.

この光磁気ディスク(1)の1トラツク(2)は円周方
向に等分割された複数のセクターからなっており、各セ
クターに、定められた所定数のデータにエラー訂正符号
、エラー検出符号等が生成付加されたものが記録されて
いる。
One track (2) of this magneto-optical disk (1) consists of a plurality of sectors equally divided in the circumferential direction, and each sector contains a predetermined number of data, error correction codes, error detection codes, etc. What is generated and added is recorded.

第2図の例の場合、1トラツクは同図Aに示すように、
例えば32セクターとされている。
In the example of Figure 2, one track is as shown in Figure A.
For example, there are 32 sectors.

1セクターに記録されるデータプロツクのフォーマント
は例えば同図B−Dのようになされている。すなわち、
1セクタ一分は、43セグメントに分割され、各1セグ
メントは18バイト相当分とされている。
The format of the data block recorded in one sector is, for example, as shown in FIG. That is,
One sector is divided into 43 segments, and each segment is equivalent to 18 bytes.

そして、各セクターの最初の第Oセグメントはアドレス
データが記録されているアドレス部IDRとされ、第1
−第43セグメントは実際のデータが記録されているデ
ータ部DTRとされる。
The first O-th segment of each sector is an address part IDR in which address data is recorded, and the first
- The 43rd segment is a data section DTR in which actual data is recorded.

アドレス部IDR及びデータ部DTRの各セグメントは
同図C及びDに示すような構造とされ、始めの2バイト
相当分はサーボ用の領域として用いられ、3バイト目か
ら18バイト目までがアドレス情報及び実際のデータ用
とされる。   ゛そして、アドレスデータとしては、
同図Cに示すようにその先頭の1バイトがシンクパター
ンであるアドレスマークSMIが記録され、それに続い
てトラックアドレスTAの上位8ビツトTA(M)、下
位8ビツトTA (L) 、セクターアドレスSAが記
録され、さらに、これに続いてトラックアドレスTA及
びセクターアドレスに対するエラー訂正用のパリティ情
報Pが3バイト分記録される。この例ではさらに続いて
アドレスマークSM2とアドレス情報TA、SA及びそ
のエラー訂正用パリティP情報が2重書きの形で記録さ
れている。なお、最後の2バイト分はデータ部DTRと
の間のギャンプ部となっている。
Each segment of the address part IDR and data part DTR has a structure as shown in C and D in the same figure, and the first 2 bytes are used as a servo area, and the 3rd to 18th bytes contain address information. and for actual data.゛And as address data,
As shown in Figure C, an address mark SMI whose first byte is a sync pattern is recorded, followed by the upper 8 bits TA (M) of the track address TA, the lower 8 bits TA (L), and the sector address SA. is recorded, followed by 3 bytes of parity information P for error correction for the track address TA and sector address. In this example, address mark SM2, address information TA, SA, and their error correction parity P information are subsequently recorded in double writing. Note that the last two bytes are a gap part between the data part DTR and the data part DTR.

データ部DTPは同図りに示すように1セグメント当た
り16バイトとされ、1セクタ一全体で512バイトの
データ及びこのデータのエラー訂正用パリティ情報等用
として16X42= 672バイトが記録される。
As shown in the figure, the data portion DTP has 16 bytes per segment, and 512 bytes of data in one sector and 16×42=672 bytes are recorded for parity information for error correction of this data.

なお、この例ではディスク上の記録情報はチャンネルコ
ーディングされており、例えば「1バイトのデータを1
5チヤンネルビツトにマフピングし、15チヤンネルビ
ツトのうちに「1」が4つあるようにする。但し、「1
」と「1」の間に「0」がある場合、「0」は必ず2個
以上あり、しかも1バイトを上位4ビツトと下位4ピン
トとに分け、「1」の15チヤンネルビツトのうちの位
置を一方は奇数番目、他方は偶数番目となるようにする
。」という4−15変調がなされている。
In this example, the recorded information on the disc is channel coded, for example, "1 byte of data is
Muffing is performed on 5 channel bits so that there are 4 "1"s among the 15 channel bits. However, “1
” and “1”, there are always two or more “0”s, and one byte is divided into the upper 4 bits and the lower 4 pins, and one of the 15 channel bits of “1” Set the positions so that one is an odd number and the other is an even number. ” 4-15 modulation is performed.

そして、アドレス情報TA及びSAについてのエラー訂
正符号は、上記の4−15変調で4ビツトを単位として
処理するため第3図に示すように4ビツトを1シンボル
とした、例えば(12,6)リード・ソロモン符号で構
成されている。第3図においてa1〜a6はアドレス情
報シンボル、P1〜P6はパリティシンボルである。こ
のエラー訂正符号は最小距離d=7 (シンボル)で、
(d−1)/2=3シンボル以下のエラーの訂正が可能
である。
Since the error correction codes for the address information TA and SA are processed in units of 4 bits in the above-mentioned 4-15 modulation, 4 bits are treated as one symbol as shown in FIG. 3, for example (12, 6). It is composed of Reed-Solomon codes. In FIG. 3, a1 to a6 are address information symbols, and P1 to P6 are parity symbols. This error correction code has a minimum distance d=7 (symbols),
It is possible to correct errors of (d-1)/2=3 symbols or less.

そして、トラックアドレスTA及びセクターアドレスS
Aは連続的に順次付与されており、例えばディスクの記
録開始側からトラックアドレスTAは、0,1.2・・
と付与され、また、セクターアドレスSAは1トランク
内で0番地から31番地まで順次各セクターのデータに
ついて付与される。
Then, track address TA and sector address S
A is assigned sequentially, for example, the track address TA is 0, 1.2, etc. from the recording start side of the disc.
Furthermore, a sector address SA is sequentially assigned to data in each sector from address 0 to address 31 within one trunk.

すなわち、i番目のトラックアドレスT A (1)は
TA(11=TA (i −1)+ 1であり、1番目
のセクターアドレス5A(J)は5AU)=SA (j
−1) +1 である。
That is, the i-th track address T A (1) is TA (11=TA (i -1) + 1, and the first sector address 5A (J) is 5AU) = SA (j
−1) +1.

G2データ再生装置の要部の説明 次に、この発明を通用した光磁気ディスクのデータ再生
装置の要部の一例を第1図に示す。
Description of Main Parts of G2 Data Reproducing Apparatus Next, an example of the main parts of a magneto-optical disk data reproducing apparatus to which the present invention is applied is shown in FIG.

同図において、(11)は光磁気ディスク、(12)は
その回転駆動用モータである。
In the figure, (11) is a magneto-optical disk, and (12) is a motor for driving its rotation.

ディスク(11)からの再生データは再生プロセス回路
(13)に供給され、4−15変調されていた実際のデ
ータ及びアドレスデータは1バイト(8ビツト)単位の
データに復調された後、PCMデコータ(14)に供給
され、そのバッファレジスタに一旦書き込まれる。そし
て、以下のようにアドレスデータのエラー検出がなされ
て、正しいアドレスが検出されたセクターのデータはシ
スコン(マイクロコンピュータを備えている)  (1
0)よりの信号によってバッファレジスタから読み出さ
れてデコード処理される。
The playback data from the disk (11) is supplied to the playback process circuit (13), and the actual data and address data that had been modulated by 4-15 are demodulated into data in units of 1 byte (8 bits), and then sent to the PCM decoder. (14) and is temporarily written into the buffer register. Then, errors in the address data are detected as shown below, and the data in the sector where the correct address was detected is stored in a system controller (equipped with a microcomputer) (1
0) is read out from the buffer register and decoded.

この例の場合、連続するアドレスが順次得られる定常状
態においてはディスクから再生して読み込んだアドレス
データと予測したアドレスデータとを比較してエラー検
出を行なうものである。しかし、ディスク再生始動時や
データ読み取りヘッドのトラックジャンプ時等のように
、連続アドレスについて初期値がない場合や連続アドレ
スが途切れるような場合等、アドレス情報にとっては初
期状態となるときは、次のアドレス値を予測するための
適切なアドレス情報がないので、このときは再生したア
ドレスデータと予測したアドレスデータの比較をすると
、誤ったアドレスデータについてのエラー検出をしてし
まう。
In this example, in a steady state where consecutive addresses are sequentially obtained, error detection is performed by comparing the address data read from the disk with the predicted address data. However, when the initial state is reached for address information, such as when there is no initial value for continuous addresses or when continuous addresses are interrupted, such as when starting disk playback or when a data reading head jumps to a track, the next Since there is no appropriate address information for predicting the address value, if the reproduced address data and the predicted address data are compared at this time, an error will be detected for incorrect address data.

そこで、この例ではこの初期状態と定常状態とではアド
レスデータについてのエラー検出の仕方を変えるように
している。
Therefore, in this example, the error detection method for address data is changed between the initial state and the steady state.

すなわち、シスコン(10)にはキー人力装置(15)
が接続され、ディスク始動、ディスクからのデータ読み
取りヘッドの制御(例えばトラックジャンプ)等がなさ
れるようになっている。そして、この例では、初期状態
と定常状態とで切り換えられるスイッチ回路(22)及
び(27)が設けられ、シスコン(10)よりの切換信
号により初期状態ではそれぞれ端子S側に、定常状態で
はN側に、切り換えられる。
In other words, the system controller (10) has a key human power device (15).
is connected to start the disc, control the head for reading data from the disc (for example, track jump), etc. In this example, switch circuits (22) and (27) are provided that can be switched between an initial state and a steady state, and are switched to the terminal S side in the initial state and to the N terminal in the steady state according to a switching signal from the system controller (10). Switched to the side.

G2−1初期状態におけるアドレス信号処理先ず、初期
状態におけるアドレスデータのエラ−栓出について説明
する。
G2-1 Address Signal Processing in the Initial State First, address data error detection in the initial state will be explained.

再生プロセス回路(13)よりの復調されたデータは、
アドレスデータ抽出回路(21)に供給されて、各セク
ターの第Oセグメントのアドレスデータが抽出される。
The demodulated data from the reproduction process circuit (13) is
The address data is supplied to the address data extraction circuit (21), and the address data of the O-th segment of each sector is extracted.

このアドレスデータ抽出回路(21)よりのアドレスデ
ータ(第3図のアドレス情報シンボル31〜a6及びパ
リティシンボルP1〜P6である)はスイッチ回路(2
2)の端子Sを通じて再生アドレスレジスタ(23)に
供給されてこれにストアされると同時にアドレスデータ
のうちのシンボルa1〜a6がECCエンコーダ(24
)に供給されて、これよりパリティシンボルP1°〜P
−が生成される。
The address data (address information symbols 31 to a6 and parity symbols P1 to P6 in FIG. 3) from this address data extraction circuit (21) is extracted from the switch circuit (21).
2) is supplied to the reproduction address register (23) and stored therein, and at the same time symbols a1 to a6 of the address data are supplied to the ECC encoder (24).
) from which parity symbols P1° to P
- is generated.

そして、再生アドレスレジスタ(23)よりのパリティ
シンボルP1〜P6とこの生成したパリティシンボルP
i′〜P♂が一致不一致判断回路(25)において比較
される。ここで、情報シンボルa1〜a6及びパリティ
シンボルP1〜Psにエラーが生じていなければ、P工
〜P6とP18〜P−とは一致している。したがって、
この判断回路(25)において、両パリティシンボルが
一致か不一致かによりアドレス情報についてのエラー検
出ができる。そして、判断回路(25)で両パリティシ
ンボルが一致していると判断されるとアドレス情報は正
しいとする信号OKがシスコン(10)に供給されると
ともにゲート回路(26)に対してこれを開とする信号
が供給され、再生アドレスレジスフ(23)よりのアド
レス情?IJat〜a6がスイッチ回路(27)の端子
Sを介してシスコン(1o)に供給される。そして、デ
コーダ(14)ではこのシスコン(10)からの信号に
よって、このアドレス情報a1〜aGで示されるセクタ
ーのデータがパフファレジスタから読み出されてデコー
ダ処理される。
Then, the parity symbols P1 to P6 from the reproduction address register (23) and the generated parity symbol P
i' to P♂ are compared in a match/mismatch judgment circuit (25). Here, if no error occurs in the information symbols a1-a6 and the parity symbols P1-Ps, P-P6 and P18-P- match. therefore,
In this judgment circuit (25), errors in address information can be detected depending on whether the two parity symbols match or do not match. When the judgment circuit (25) judges that both parity symbols match, an OK signal indicating that the address information is correct is supplied to the system controller (10), and the signal is opened to the gate circuit (26). A signal is supplied, and the address information from the playback address register (23) is supplied. IJat to a6 are supplied to the system controller (1o) via the terminal S of the switch circuit (27). In response to the signal from the system controller (10), the decoder (14) reads the data of the sector indicated by the address information a1 to aG from the puffer register and decoders it.

この初期状態におけるアドレスデータのエラー検出動作
はマイクロコンピュータによりソフトウェア的にも実現
できる。第4図はそのエラー検出のためのフローチャー
トである。
The address data error detection operation in this initial state can also be realized by software using a microcomputer. FIG. 4 is a flowchart for error detection.

G2−2定常状態におけるアドレス信号処理この初期状
態において、信号OKによりシスコン(10)で、正し
いアドレス情報が得られたと判断されたとき、あるいは
正しいアドレス情報が安定に得られた(信号OKが連続
して複数回得られた)と判断されたときは、シスコン(
10)よりの切換信号によってスイッチ回路(22)及
び(27)が端子N側に切り換えられて定常状態となる
。なお、初期状態から定常状態への移行は、サーボのロ
ック状態の検出結果を用いて行なうこともできる。
G2-2 Address signal processing in steady state In this initial state, when the system controller (10) determines that correct address information has been obtained by the signal OK, or when correct address information has been stably obtained (signal OK continues) (obtained multiple times), the system controller (obtained multiple times)
The switch circuits (22) and (27) are switched to the terminal N side by the switching signal from 10) to enter a steady state. Note that the transition from the initial state to the steady state can also be performed using the detection result of the servo lock state.

ところで、この定常状態に切り換えられる前に、スイッ
チ回路(27)の端子S側を通じたアドレス情報は予測
アドレスデータの形成回路(2B)に供給される。この
形成回路(28)ではスイッチ回路(27)よりのトラ
ックアドレス及びセクターアドレス値に“I”を加えて
次の予測アドレス値である予測アドレス情報シンボルa
 IJl〜a−が形成されるとともにこれら予測アドレ
スシンボルa IH〜a6”がエンコーダ(29)に供
給されてエラー訂正用予測パリティシンボルP t’ 
”” P♂が生成される。
By the way, before switching to this steady state, the address information through the terminal S side of the switch circuit (27) is supplied to the predicted address data forming circuit (2B). In this forming circuit (28), "I" is added to the track address and sector address values from the switch circuit (27) to generate a predicted address information symbol a, which is the next predicted address value.
IJl~a- are formed, and these predicted address symbols aIH~a6'' are supplied to the encoder (29) to generate predicted parity symbols Pt' for error correction.
"" P♂ is generated.

そして、このエンコーダ(29)より予測アドレスシン
ボルa1“〜a−及び予測パリティシンボルP1″〜P
−からなる予測アドレスデータが得られ、これが予測ア
ドレスレジスタ(30)にストアされている。したがっ
て、スイッチ回路(22)及び(27)が端子N側に切
り換えられたとき、予測アドレスレジスタ(30)には
既に予測アドレスデータが用意されている。
Then, from this encoder (29), predicted address symbols a1"~a- and predicted parity symbols P1"~P
- is obtained and stored in the predicted address register (30). Therefore, when the switch circuits (22) and (27) are switched to the terminal N side, predicted address data is already prepared in the predicted address register (30).

そして、アドレスデータ抽出回路(21)からのアドレ
スデータa1〜P6はスイッチ回路(22)の端子N側
を通じて再生アドレスレジスタ(31)にストアされる
。そして、この再生アドレスデータは予測アドレスレジ
スタ(30)よりの予測アドレスデータa1”〜P6N
と一致・不一致判断回路(32)で比較される。この例
の場合、判断回路(32)ではアドレスシンボル部分と
、パリティシンボル部分とを別個に°比較し、それぞれ
の不一致シンボルの個数の情報がこの判断回路(32)
よりエラー判別回路(33)に供給される。エラー判別
回路(33)では、先ず、アドレス情報部分すなわちシ
ンボルa1〜a6と予測シンボルa1H〜a 、Hを比
較した結果、不一致シンボルが零、つまり両者が一致し
たと判断されたときは、これより正しいアドレス情報が
得られたことを示す信号OKがシスコン(10)に供給
されるとともに、セレクタ(34)にセレクト信号が供
給されて、再生アドレスレジスタ(31)からのアドレ
ス情報a1〜a6がこのセレクタ(34)を通じ、スイ
ッチ回路(27)の端子N側を通じてシスコン(10)
及び予測アドレス形成回路(28)に供給される。
Address data a1 to P6 from the address data extraction circuit (21) are stored in the reproduction address register (31) through the terminal N side of the switch circuit (22). This reproduced address data is the predicted address data a1'' to P6N from the predicted address register (30).
and is compared by a match/mismatch judgment circuit (32). In this example, the judgment circuit (32) separately compares the address symbol part and the parity symbol part, and the judgment circuit (32) separately compares the address symbol part and the parity symbol part.
The signal is supplied to the error determination circuit (33). In the error determination circuit (33), first, as a result of comparing the address information part, that is, the symbols a1 to a6, and the predicted symbols a1H to a, H, if it is determined that the number of mismatched symbols is zero, that is, the two match, then from this A signal OK indicating that correct address information has been obtained is supplied to the system controller (10), and a select signal is supplied to the selector (34), so that the address information a1 to a6 from the reproduction address register (31) is The system controller (10) is connected to the system controller (10) through the selector (34) and through the terminal N side of the switch circuit (27).
and is supplied to the predicted address forming circuit (28).

判断回路(32)でのアドレス情報部分の比較結果の不
一致シンボルの個数が零でないときは、つまり不一致の
ときは、エラー判別回路(33)では、アドレス情報部
分の不一致シンボルの数とパリティシンボルのうちの不
一致シンボル数との合計がパリティシンボルによるエラ
ー訂正が可能なものか否か判別され、エラー訂正可能な
数取下であるときは、エラー判別回路(33)より信号
OKがシスコン(10)に供給されるとともにセレクタ
(34)には予測アドレスレジスタ(30)からの予測
アドレス情報a 、H〜a−を出力するようなセレクト
信号が供給される。
If the number of mismatched symbols in the comparison result of the address information part in the judgment circuit (32) is not zero, that is, when there is a mismatch, the error judgment circuit (33) compares the number of mismatched symbols in the address information part and the parity symbol. It is determined whether or not the total number of unmatched symbols can be corrected using parity symbols, and when the number of errors that can be corrected is withdrawn, an OK signal is sent from the error discrimination circuit (33) to the system controller (10). At the same time, the selector (34) is supplied with a select signal that outputs predicted address information a, H to a- from the predicted address register (30).

一方、エラー訂正可能な数基上であるときはエラー判別
回路(33)よりアドレス情報がエラーであることを示
す信号NGがシスコン(10)に供給される。このとき
は、セレクタ(34)からのアドレス情報はシスコン(
10)に供給されてもこれは使用されず、そのアドレス
で示すセクターのデータはデコード処理されずに捨てら
れる。したがって、セレクタ(34)からは再生アドレ
ス、予測アドレスのどちらを出力として得るようにして
もよい。
On the other hand, when the error is above the number that can be corrected, a signal NG indicating that the address information is in error is supplied from the error determination circuit (33) to the system controller (10). At this time, the address information from the selector (34) is the system controller (
10), it is not used, and the data in the sector indicated by that address is discarded without being decoded. Therefore, either the reproduced address or the predicted address may be obtained as an output from the selector (34).

ところで、この例では(12,6)リードソロモン符号
が用いられており、3シンボルまでエラー訂正可能であ
る。そこで、不一致シンボル数の合計が3シンボル以下
であるならば、予測アドレスを正しいアドレスとするよ
うにしてもよいが、この例では安全性を見込んで2シン
ボル以下とする。
By the way, in this example, a (12,6) Reed-Solomon code is used, and it is possible to correct errors for up to three symbols. Therefore, if the total number of mismatched symbols is 3 or less, the predicted address may be set as the correct address, but in this example, it is set to 2 or less in consideration of safety.

以上の定常時のアドレスデータのエラー検出もマイクロ
コンピュータによるソフトウェア処理により実効できる
。第5図はその実行プログラムのフローチャートである
The error detection of the address data during normal operation as described above can also be carried out by software processing by a microcomputer. FIG. 5 is a flowchart of the execution program.

この場合には、再生アドレスデータのうちアドレス情報
a1〜a6を読み込んで予測アドレス情報3.”%36
°との比較の結果、両者が一致していればアドレス情報
が正しいとする信号OKを出力し、その再生アドレス情
報(予測アドレス情報でもよい)をシスコン(10)に
供給してそのアドレスが示すセクターのデータをデコー
ド処理できるから、パリティ情報P1〜P6についての
読み込み及び予測情報との比較を行なわない。そして、
アドレス情報シンボル部分のみの比較の結果、不一致の
とき、パリティシンボルを読み込み、アドレスデータ全
体での比較を行なうようにする。
In this case, address information a1 to a6 of the reproduced address data is read and predicted address information 3. ”%36
As a result of the comparison with Since the sector data can be decoded, the parity information P1 to P6 is not read and compared with prediction information. and,
If the result of comparing only the address information symbol part is a mismatch, the parity symbol is read and the entire address data is compared.

なお、以上の例では記録データは前述したように1バイ
ト(8ビツト)のデータが上位4ビツトと下位4ピント
とに分けられて4−15変調されて記録されているので
、4ピント1シンボルとしてエラー訂正符号を形成しで
ある。一方、2個連続のエラーの発生を考えてみると、
第6図の場合C1で示すように1バイト単位で誤まる確
率の方が、同図の場合C2で示すようにバイトの異なる
連続シンボルが誤まる確率より高い。ここで図中x印は
エラーを生じているシンボルを表わす。
Note that in the above example, the recorded data is divided into the upper 4 bits and the lower 4 pins and is modulated 4-15 and recorded as described above, so 4 pins are 1 symbol. An error correction code is formed as follows. On the other hand, if we consider the occurrence of two consecutive errors,
In the case of FIG. 6, the probability that each byte is incorrect, as shown by C1, is higher than the probability that successive symbols with different bytes are incorrect, as shown by C2 in the same figure. Here, the x mark in the figure represents a symbol causing an error.

以上のことから、この連続エラーの発生について重み付
けを行ない、例えば、同図の場合C)で示すように2シ
ンボル連続エラーがバイト内で発生したときは、他のも
う1つのシンボルが誤っていても、アドレス信号OKを
出力し、予測アドレスを正しいものとして使用し、同図
の場合C4で示すように2シンボル連続エラーが2バイ
トにまたがるときは、他にエラーシンボルが1つでもあ
ればアドレスデータエラーを示す信号NGを出力するよ
うにしてもよい。
Based on the above, weighting is applied to the occurrence of consecutive errors. For example, when a two-symbol consecutive error occurs in a byte, as shown in C) in the same figure, another symbol is incorrect. also outputs the address signal OK and uses the predicted address as the correct one. In the case of the same figure, when a two-symbol consecutive error spans two bytes as shown by C4, the address signal is output if there is even one other error symbol. A signal NG indicating a data error may be output.

なお、この発明は光ディスクからの再生データについて
のアドレス処理のみでな(、アドレスデータとしてエラ
ー訂正符号が構成されてブロック単位でデジタルデータ
が伝送される場合の受信側でのアドレス処理のすべてに
通用可能である。
Note that this invention is applicable not only to address processing for playback data from an optical disc (but also to all address processing on the receiving side when an error correction code is configured as address data and digital data is transmitted in blocks). It is possible.

H発明の効果 この発明によればエラー訂正符号が生成付加されている
アドレスデータについて、エラー訂正デコーダを用いる
ことな(、エラー検出できる。特に最小距離の大きい符
号ではエンコーダよりデコーダの方がはるかに構成が複
雑になるから、この発明は全体の構成を簡略化でき、回
路規模が縮小できる。
Effects of the Invention According to this invention, errors can be detected for address data to which an error correction code is generated and added without using an error correction decoder.Especially for codes with a large minimum distance, the decoder is much more effective than the encoder. Since the configuration is complicated, the present invention can simplify the overall configuration and reduce the circuit scale.

そして、この発明では入力アドレスデータと予測アドレ
スデータの一致不一致によってのみエラー検出を行なう
のではなく、エラー訂正用パリティを除くアドレス情報
のみが一致したときアドレス情報は正しいとするととも
に、不一致であってもエラー訂正用パリティでエラー訂
正が可能な不一致であれば、それは伝送系で生じたエラ
ーとして予測アドレスを正しいアドレス情報とみなすこ
とにより、正しいアドレス情報は正しいとして検出でき
るエラー検出能力が向上する。すなわち、再生アドレス
データにエラーがあってもエラー訂正デコーダでエラー
訂正をしたとき正しいアドレス情報となるものは正しい
として検出でき、そのアドレスのセクターのデータをデ
コード処理することができる。
In this invention, instead of detecting errors only when input address data and predicted address data do not match, it is assumed that the address information is correct when only the address information excluding error correction parity matches, and that the address information is correct when only the address information excluding the error correction parity matches. If there is a mismatch that can be corrected using the error correction parity, it is assumed that this is an error that has occurred in the transmission system, and the predicted address is regarded as correct address information, thereby improving the error detection ability of detecting correct address information as correct. That is, even if there is an error in the reproduced address data, if the error is corrected by the error correction decoder and the address information becomes correct, it can be detected as correct, and the data in the sector at that address can be decoded.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はこの発明装置の一例のブロック図、第2図は光
磁気ディスクのトランク及びセクターフォーマットの一
例を示す図、第3図はアドレスデータの一例の構造図、
第4図は初期時のアドレスデータの処理のフローチャー
ト、第5図は定常時のアドレスデータの処理のフローチ
ャート、第6図はエラーの発生の類型を示す図である。 (22)はアドレスデータの抽出回路、(28)は予測
アドレス情報形成回路、(30)は予測アドレスレジス
タ、(31)は再生アドレスレジスタ、(32)は一致
・不一致判断回路、(33)はエラー判別回路である。
FIG. 1 is a block diagram of an example of the device of this invention, FIG. 2 is a diagram showing an example of a trunk and sector format of a magneto-optical disk, and FIG. 3 is a structural diagram of an example of address data.
FIG. 4 is a flowchart of address data processing at an initial stage, FIG. 5 is a flowchart of address data processing at a steady state, and FIG. 6 is a diagram showing types of error occurrences. (22) is an address data extraction circuit, (28) is a predicted address information forming circuit, (30) is a predicted address register, (31) is a reproduction address register, (32) is a match/mismatch judgment circuit, (33) is This is an error determination circuit.

Claims (1)

【特許請求の範囲】 a)ブロック単位で順次伝送され、このブロック毎にア
ドレス情報とこのアドレス情報をエンコードして生成さ
れたエラー訂正用パリテイ情報とからなるアドレスデー
タが付加されたデジタルデータより上記アドレスデータ
を抽出する抽出手段と、 b)前のアドレスデータから次のアドレスデータを予測
する予測手段と、 c)上記抽出手段よりのアドレスデータと上記予測した
アドレスデータとを比較する比較手段と、 d)この比較手段で少なくともアドレス情報が一致した
とき、そのアドレス情報を正しいとして判断する手段と
、 e)上記比較手段で両者が不一致の場合において不一致
箇所の個数が上記アドレス情報についてのエラー訂正用
符号の最小距離をdとするとき、(d−1)/2以下で
ある場合には上記予測アドレス情報を正しいアドレスと
して判断する手段とからなるアドレスデータの処理装置
[Scope of Claims] a) The above-mentioned data is transmitted sequentially in blocks, and is added with address data consisting of address information and error correction parity information generated by encoding this address information for each block. extraction means for extracting address data; b) prediction means for predicting next address data from previous address data; c) comparison means for comparing address data from the extraction means with the predicted address data; d) means for determining that the address information is correct when at least the address information matches in the comparison means; and e) means for correcting errors in the address information by determining the number of mismatches when the two do not match in the comparison means. An address data processing device comprising means for determining the predicted address information as a correct address if it is less than or equal to (d-1)/2, where d is the minimum distance between codes.
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