JPS61281319A - リセツト回路 - Google Patents
リセツト回路Info
- Publication number
- JPS61281319A JPS61281319A JP60122607A JP12260785A JPS61281319A JP S61281319 A JPS61281319 A JP S61281319A JP 60122607 A JP60122607 A JP 60122607A JP 12260785 A JP12260785 A JP 12260785A JP S61281319 A JPS61281319 A JP S61281319A
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- JP
- Japan
- Prior art keywords
- clock
- microprocessor
- circuit
- reset
- clock clk
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、例えばマイクロプロセッサの電源投入時忙お
けるリセット回路に関する。
けるリセット回路に関する。
近年様々な電気機器、通信機器においては、マイクロプ
ロセッサを利用して機能の充実や操作性の向上を計って
いるものが多い。これらの機器に用いられるマイクロプ
ロセッサは、電源投入時にリセット状態にされる必要が
ある。このリセットは、確実性が重要視されるとともに
、電源投入。
ロセッサを利用して機能の充実や操作性の向上を計って
いるものが多い。これらの機器に用いられるマイクロプ
ロセッサは、電源投入時にリセット状態にされる必要が
ある。このリセットは、確実性が重要視されるとともに
、電源投入。
切断が素早く繰り返されるような場合にも確実に行なわ
れることが要求される。
れることが要求される。
上記リセット動作を行なう従来のリセット回路を、図面
を参照して説明するっ 従来のリセット回路を示す第３図において、３１はスイ
ッチＳＷを投入することによ抄商用の交流電流を変圧整
流し、直流として機器内に電源Ｖｃｃを供給する電源回
路である。３２はマイクロプロセッサおヘリセット信号
ＲＥＳを出力するリセット回路である。上記マイクロプ
ロセッサおは、命令の実行及び内部ハードウェアの動作
を同期させる基本クロックが必要であるが、詞はこのク
ロックＣＬＫを発生する発振回路である。
を参照して説明するっ 従来のリセット回路を示す第３図において、３１はスイ
ッチＳＷを投入することによ抄商用の交流電流を変圧整
流し、直流として機器内に電源Ｖｃｃを供給する電源回
路である。３２はマイクロプロセッサおヘリセット信号
ＲＥＳを出力するリセット回路である。上記マイクロプ
ロセッサおは、命令の実行及び内部ハードウェアの動作
を同期させる基本クロックが必要であるが、詞はこのク
ロックＣＬＫを発生する発振回路である。
なお、マイクロプロセッサ３３は次の３つの条件が満足
されたときにリセットがかかり、初期化される。
されたときにリセットがかかり、初期化される。
１、電源電圧Ｖｃｃが規定電圧範囲にあること。
２、クロ、りＣＬ−にの発振が安定であること。
３、リセット信号几Ｅ８が一定期間（通常数クロックＣ
ＬＫから数十クロックＣＬＫの期間）１Ｌ−レベルであ
ること〇 次に、第４図に示す各部信号波形図を参照して従来のリ
セット回路の動作を説明する。
ＬＫから数十クロックＣＬＫの期間）１Ｌ−レベルであ
ること〇 次に、第４図に示す各部信号波形図を参照して従来のリ
セット回路の動作を説明する。
スイッチＳＷにより電源を投入すると、マイクロプロセ
ッサお、発複回路詞に電源Ｖｃｃ （第４図ａ）が供給
されるが、このときリセット回路諺の（ａ）点は抵抗Ｒ
３１，”３２によって分圧された電位になる。コンデン
サｃａｉは電源投入後抵抗Ｒ３３によって徐々に充電さ
れ、その端子間電圧がトランジスタＱ３１のエミッタ・
ベース間電圧ＶＩＢ（第４図ｂ）の閾電圧に達すると、
トランジスタＱ３□はオンし、それまでＩＬ’レベルで
あったリセット信号ＲＥ８（第４図ａ）が１Ｈ″レベル
になる。ここで、上記抵抗Ｒ３３、コンデンサＣ３１で
規定される時定数を所定値に設定しておけば、リセット
信号ＲＥ８がｍＬａレベルの期間に、所定数のクロ゛ツ
クＣＬＫ（第４図Ｃ）がマイクロプロセッサ３３１Ｃ供
給されることになる。つｔ＃）、上記３条件を満たして
いるので、マイクロプロセッサあの初期化が行なわれる
。初期化が行なわれた後、リセット信号ＲＦ）８が’Ｈ
″レベルになってリセットが解除される。
ッサお、発複回路詞に電源Ｖｃｃ （第４図ａ）が供給
されるが、このときリセット回路諺の（ａ）点は抵抗Ｒ
３１，”３２によって分圧された電位になる。コンデン
サｃａｉは電源投入後抵抗Ｒ３３によって徐々に充電さ
れ、その端子間電圧がトランジスタＱ３１のエミッタ・
ベース間電圧ＶＩＢ（第４図ｂ）の閾電圧に達すると、
トランジスタＱ３□はオンし、それまでＩＬ’レベルで
あったリセット信号ＲＥ８（第４図ａ）が１Ｈ″レベル
になる。ここで、上記抵抗Ｒ３３、コンデンサＣ３１で
規定される時定数を所定値に設定しておけば、リセット
信号ＲＥ８がｍＬａレベルの期間に、所定数のクロ゛ツ
クＣＬＫ（第４図Ｃ）がマイクロプロセッサ３３１Ｃ供
給されることになる。つｔ＃）、上記３条件を満たして
いるので、マイクロプロセッサあの初期化が行なわれる
。初期化が行なわれた後、リセット信号ＲＦ）８が’Ｈ
″レベルになってリセットが解除される。
ところで、第４図に示すように発振回路調から出力され
るクロックＣＬＫは、電源Ｖｃｃが安定に供給され始め
てもすぐには安定とはならない。また、クロックＣＬＫ
が安定するまでの時間にはかなシのバラツキがある。従
って、マイクロプロセッサ（のリセットに必要な数のク
ロックＣＬＫが入力される前く、リセット信号ＲＥ８が
１Ｈルベルとなってしまわないよう罠、抵抗Ｒ３Ｓ、コ
ンデンサＣｓｉで規定される時定数を極めて大きく設定
しなければならない。このため、リセットを行なうのに
必要以上の時間がかかるという問題が発生する。
るクロックＣＬＫは、電源Ｖｃｃが安定に供給され始め
てもすぐには安定とはならない。また、クロックＣＬＫ
が安定するまでの時間にはかなシのバラツキがある。従
って、マイクロプロセッサ（のリセットに必要な数のク
ロックＣＬＫが入力される前く、リセット信号ＲＥ８が
１Ｈルベルとなってしまわないよう罠、抵抗Ｒ３Ｓ、コ
ンデンサＣｓｉで規定される時定数を極めて大きく設定
しなければならない。このため、リセットを行なうのに
必要以上の時間がかかるという問題が発生する。
また、リセット動作を確実に行なうため時定数を大きく
設定すると、スイッチＳＷを切断（第４図１１）後、す
ぐ再投入（第４図ｔ２）シた場合、トランジスタＱ３１
は完全にはオフせず、つｔ、ｂリセットがかからないよ
うな事態が発生する。
設定すると、スイッチＳＷを切断（第４図１１）後、す
ぐ再投入（第４図ｔ２）シた場合、トランジスタＱ３１
は完全にはオフせず、つｔ、ｂリセットがかからないよ
うな事態が発生する。
本発明の目的は、電源投入時、また電源切断後すぐに再
投入する場合においても、マイクロプロセッサ等の初期
化を確実に行なうことができるリセット信号を発生する
リセット回路を提供するととＫある。
投入する場合においても、マイクロプロセッサ等の初期
化を確実に行なうことができるリセット信号を発生する
リセット回路を提供するととＫある。
この発明では、発振クロックを整流することによって安
定したクロックの生成開始タイミングを検出し、この後
マイクロプロセッサ等が初期化に必要とする数のクロッ
クを計数した時リセット信号を出力することによって、
上記目的を達成している。
定したクロックの生成開始タイミングを検出し、この後
マイクロプロセッサ等が初期化に必要とする数のクロッ
クを計数した時リセット信号を出力することによって、
上記目的を達成している。
以下１本発明のリセット回路に係る一実施例を図面を参
照して詳細に説明する。
照して詳細に説明する。
本実施例を示す第１図において、１１はスイッチＳＷに
よってオン、オフが制御される電源であり、１２はマイ
クロプロセッサ１３に対する基本クロックＣＬＫを供給
する発振回路である。１４は上記クロックＣＬＫを監視
してクロックＣＬＫが安定していることを検出するクロ
ック検出回路である。また、１５はこの検出出力である
クリア信号Ｃｒ１を基準にしてクロックＣＬＫを計数し
、マイクロプロセッサ１３をリセットするリセット信号
ＲＥ８を出力するカウンタである。
よってオン、オフが制御される電源であり、１２はマイ
クロプロセッサ１３に対する基本クロックＣＬＫを供給
する発振回路である。１４は上記クロックＣＬＫを監視
してクロックＣＬＫが安定していることを検出するクロ
ック検出回路である。また、１５はこの検出出力である
クリア信号Ｃｒ１を基準にしてクロックＣＬＫを計数し
、マイクロプロセッサ１３をリセットするリセット信号
ＲＥ８を出力するカウンタである。
次に、この実施例の動作を、第２図に示す各部信号波形
図を参照して説明する。
図を参照して説明する。
電源を投入すると、発振回路比、マイクロプロセッサ化
に電源Ｖｃｃ （第２図ａ）が供給され、発振回路１２
では発振動作を始める。クロック検出回路１４において
は１発振回路１２から出力されるクロックＣＬＫ（第２
図Ｃ）をコンデンサＣ１１で直流カットし、ダイオード
Ｄ１１．Ｄ１２及びコンデンサＣ１□で整流する。従っ
て、コンデンサＣ１２の両端電圧はりＣｒｙりＣＩ、に
のｐ−ｐ （ｐｅａｋ ｔｏ ｐｅａｋ）電圧からダイ
オード順方向電圧を差し引いた電圧にほぼ等しくなる。
に電源Ｖｃｃ （第２図ａ）が供給され、発振回路１２
では発振動作を始める。クロック検出回路１４において
は１発振回路１２から出力されるクロックＣＬＫ（第２
図Ｃ）をコンデンサＣ１１で直流カットし、ダイオード
Ｄ１１．Ｄ１２及びコンデンサＣ１□で整流する。従っ
て、コンデンサＣ１２の両端電圧はりＣｒｙりＣＩ、に
のｐ−ｐ （ｐｅａｋ ｔｏ ｐｅａｋ）電圧からダイ
オード順方向電圧を差し引いた電圧にほぼ等しくなる。
−抵抗”１１とＲ１２はこの電圧を分圧し、抵抗Ｒ１１
の両端電圧がトランジスタＱｌｌのエミッタベース間電
圧の閾電圧〈達すると、トランジスタＱｌｌはオンし、
カウンタ１５へのクリア信号ＣＬＲ（第２図ｂ）はｌＬ
″レベルから急激に１ ）（ルベルになるＯ 上述のように、電源電圧Ｖｃｃが規定範囲内の電圧に達
してもクロック発振はすぐには安定しない。
の両端電圧がトランジスタＱｌｌのエミッタベース間電
圧の閾電圧〈達すると、トランジスタＱｌｌはオンし、
カウンタ１５へのクリア信号ＣＬＲ（第２図ｂ）はｌＬ
″レベルから急激に１ ）（ルベルになるＯ 上述のように、電源電圧Ｖｃｃが規定範囲内の電圧に達
してもクロック発振はすぐには安定しない。
クロックＣＬＫが不安定なときはそのｐ−ｐ電圧が小さ
く、また周波数も高いため、エミッタ・ベース間にはわ
ずかな電圧しか印加されず、トランジスタＱ１□はオフ
のままである。クロックＣＬＫが安定になると、エミッ
タ・ペース間電圧は閾電圧に達するので、トランジスタ
Ｑｌｌはオンする。
く、また周波数も高いため、エミッタ・ベース間にはわ
ずかな電圧しか印加されず、トランジスタＱ１□はオフ
のままである。クロックＣＬＫが安定になると、エミッ
タ・ペース間電圧は閾電圧に達するので、トランジスタ
Ｑｌｌはオンする。
つまシ、上記クリア信号ＣＬＲはクロ、りＣＬＫが安定
であることを示す信号である。
であることを示す信号である。
カウンタ１５のクリア端子ＣＬに印加される上記クリア
信号ＣＬ几がＩＨ”になると、カウンタ１５はクリア状
態を脱し、クロックＣＬＫをカウントし始める。カウン
タ巧はマイクロプロセッサ１３ヲ初期化するのに必要な
りロック数（この実施例では４個）をカウントした時点
で、出力端子Ｑから°出力されるマイクロプロセッサ１
３のリセット端子πへのリセット信号比ＥＳ（第２図ａ
）を、“Ｌ“レベルからＩＨ’レベルにかえる。これに
より、マイクロプロセッサ１３のリセット状態は解除さ
れ、同時にイネーブル端子ＥがｗＨｍレベルになるカウ
ンタ１５は、上記クリア信号ＣＬＲが再び”Ｌ“レベル
になるまでカウント動作を停止する。仁の時点において
は、上述した初期化の３条件を完全に満足しているので
、マイクロプロセッサ１３け確実忙初期化された後、リ
セットが解除されるっ次Ｋ、電源スィッチＳＷを切断後
すぐに再投入する場合を考える。時刻１、において電源
スィッチＳＷをオフすると、電源電圧Ｖｃｃとともにク
ロックＣＬＫのｐ−ｐ電圧も小さくなる。コンデンサフ
し、クリア信号ｅＬＲは＠Ｌルベルになる。これにより
、カウンタ１５がクリアされるので、リセット信号Ｒ１
８４”Ｌ”レベルとをシマイクロプロセッサ１３はリセ
ット状態となる。
信号ＣＬ几がＩＨ”になると、カウンタ１５はクリア状
態を脱し、クロックＣＬＫをカウントし始める。カウン
タ巧はマイクロプロセッサ１３ヲ初期化するのに必要な
りロック数（この実施例では４個）をカウントした時点
で、出力端子Ｑから°出力されるマイクロプロセッサ１
３のリセット端子πへのリセット信号比ＥＳ（第２図ａ
）を、“Ｌ“レベルからＩＨ’レベルにかえる。これに
より、マイクロプロセッサ１３のリセット状態は解除さ
れ、同時にイネーブル端子ＥがｗＨｍレベルになるカウ
ンタ１５は、上記クリア信号ＣＬＲが再び”Ｌ“レベル
になるまでカウント動作を停止する。仁の時点において
は、上述した初期化の３条件を完全に満足しているので
、マイクロプロセッサ１３け確実忙初期化された後、リ
セットが解除されるっ次Ｋ、電源スィッチＳＷを切断後
すぐに再投入する場合を考える。時刻１、において電源
スィッチＳＷをオフすると、電源電圧Ｖｃｃとともにク
ロックＣＬＫのｐ−ｐ電圧も小さくなる。コンデンサフ
し、クリア信号ｅＬＲは＠Ｌルベルになる。これにより
、カウンタ１５がクリアされるので、リセット信号Ｒ１
８４”Ｌ”レベルとをシマイクロプロセッサ１３はリセ
ット状態となる。
その後、時刻ｔ２でスイッチＳＷをオンしても。
不安定になったクロックＣＬＫが再び安定化した時点か
らさらに所定クロック数後に、リセット信号比′ＢＳを
１Ｈ＠レベルにしてリセットを解除するので、マイクロ
プロセ、す１３の初期化は確実に行なわれる。
らさらに所定クロック数後に、リセット信号比′ＢＳを
１Ｈ＠レベルにしてリセットを解除するので、マイクロ
プロセ、す１３の初期化は確実に行なわれる。
以上説明したように本実施例によれば、クロック検出回
路１４及びカウンタ巧が電源電圧レベルではなく、クロ
ックＣＬＫを監視することによってリセット信号ＲＢ８
を得ているので、初期の電源投入時のみならず、電源切
断直後の投入時においても確実にマイクロプロセッサ１
３を初期化することができる。
路１４及びカウンタ巧が電源電圧レベルではなく、クロ
ックＣＬＫを監視することによってリセット信号ＲＢ８
を得ているので、初期の電源投入時のみならず、電源切
断直後の投入時においても確実にマイクロプロセッサ１
３を初期化することができる。
また、カウンタ１５は、クロックＣＬＫが安定した後マ
イクロプロセッサ１３が必要とするクロック数をカウン
トしてリセット信号ＲＥＳを出力するので、リセット解
除を短時間で行なうことができる。さらに、このリセッ
ト解除までの時間がディジタル的に規定できるので、ア
ナログ素子による場合に発生するリセット解除時間のバ
ラツキは生じない利点を有する。
イクロプロセッサ１３が必要とするクロック数をカウン
トしてリセット信号ＲＥＳを出力するので、リセット解
除を短時間で行なうことができる。さらに、このリセッ
ト解除までの時間がディジタル的に規定できるので、ア
ナログ素子による場合に発生するリセット解除時間のバ
ラツキは生じない利点を有する。
なお１本発明はマイクロプロセッサにのみ適用されるも
のではなく、上述した初期化の３条件を満足する機器に
対して適用できるものであるう〔発明の効果〕 本発明によれば、クロックを監視することによってリセ
ット信号を得ているので、電源投入時においてリセット
解除に不必要な時間を費やすことなく、確実に初期化を
行なうことができる。また電源切断後、すぐに再投入す
る場合でも初期化の確実化を計ることができる。
のではなく、上述した初期化の３条件を満足する機器に
対して適用できるものであるう〔発明の効果〕 本発明によれば、クロックを監視することによってリセ
ット信号を得ているので、電源投入時においてリセット
解除に不必要な時間を費やすことなく、確実に初期化を
行なうことができる。また電源切断後、すぐに再投入す
る場合でも初期化の確実化を計ることができる。
第１図は本発明のリセット回路に係る一実施例を示す回
路図、第２図は第１図に示す実施例の動作を説明する波
形図、第３図は従来のリセット回路を示す回路図、第４
図は第３図の動作を説明する波形図である。 １１・・・電源、１２・・・発振回路、１３山マイクロ
プロセツサ・ １４・・・クロック検出回路、１５・・・カウンタ。 代理人 弁理士 則 近 憲 佑（ほか１名）第１図 第２図 第３図 集４図
路図、第２図は第１図に示す実施例の動作を説明する波
形図、第３図は従来のリセット回路を示す回路図、第４
図は第３図の動作を説明する波形図である。 １１・・・電源、１２・・・発振回路、１３山マイクロ
プロセツサ・ １４・・・クロック検出回路、１５・・・カウンタ。 代理人 弁理士 則 近 憲 佑（ほか１名）第１図 第２図 第３図 集４図
Claims (1)
- 【特許請求の範囲】 動作基準を規定する基本クロックを整流して、該クロ
ックが安定に供給されていることを検出するクロック検
出手段と、 このクロック検出手段からの検出出力により前記クロッ
クの計数動作を開始し、該クロックを所定数計数したと
きリセット信号を出力するクロックカウント手段を具備
したことを特徴とするリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60122607A JPS61281319A (ja) | 1985-06-07 | 1985-06-07 | リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60122607A JPS61281319A (ja) | 1985-06-07 | 1985-06-07 | リセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61281319A true JPS61281319A (ja) | 1986-12-11 |
Family
ID=14840128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60122607A Pending JPS61281319A (ja) | 1985-06-07 | 1985-06-07 | リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61281319A (ja) |
-
1985
- 1985-06-07 JP JP60122607A patent/JPS61281319A/ja active Pending
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