JPS61278173A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

Info

Publication number
JPS61278173A
JPS61278173A JP60119136A JP11913685A JPS61278173A JP S61278173 A JPS61278173 A JP S61278173A JP 60119136 A JP60119136 A JP 60119136A JP 11913685 A JP11913685 A JP 11913685A JP S61278173 A JPS61278173 A JP S61278173A
Authority
JP
Japan
Prior art keywords
silicon layer
amorphous silicon
electrode
upper electrode
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60119136A
Other languages
Japanese (ja)
Inventor
Yukio Higaki
桧垣 幸夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP60119136A priority Critical patent/JPS61278173A/en
Publication of JPS61278173A publication Critical patent/JPS61278173A/en
Pending legal-status Critical Current

Links

Landscapes

  • Light Receiving Elements (AREA)

Abstract

PURPOSE:To stabilize the characteristics by forming an electrode immediately after forming an amorphous silicon layer, thereby making the Schottky junction or ohmic contact between the amorphous silicon layer and the electrode good. CONSTITUTION:An amorphous silicon layer 3 is formed by means of the plasma CVD method on the surface of an insulating substrate 1 having a lower electrode 2 formed thereon, and immediately thereafter an ITO is formed as a first upper electrode 6a by means of the vapor deposition method. Then, photographic plate making is performed, with a photoresist 7 as a mask the upper electrode 6a is etched away first, subsequently with the same photoresist 7 as a mask the amorphous silicon layer 3 is also etched away, and thereafter the photoresist 7 is removed. Next, after an insulating film 4 such as SiO2 is formed to protect the end face of the diode, a contact hole 5 is formed by means of the photoetching method. Finally, an ITO is formed as a second upper electrode 6b again by means of the vapor deposition method.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、アモルファス半導体を用いた半導体装置の
製造方法に関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention relates to a method of manufacturing a semiconductor device using an amorphous semiconductor.

〔従来の技術〕[Conventional technology]

アモルファス半導体を用いた半導体装置の応用として、
密着製イメージセンサが考えられている。
As an application of semiconductor devices using amorphous semiconductors,
Close-contact image sensors are being considered.

このイメージセンサを構成するフォトダイオードあるい
はブーツキングダイオードは、アモルファスシリコンで
形成されるのが一般的である。
A photodiode or a booting diode constituting this image sensor is generally made of amorphous silicon.

アモルファスシリコンを・用いたフォトダイオードの従
来の製造方法を、第2図(&)〜(d)に従って説明す
る。まず、第2図(a)K示すようK、ガラス等の絶縁
基板1の表面に下s′@極2Yニクロム等の金属の蒸着
9写真裂版工程を経て形成する。
A conventional method of manufacturing a photodiode using amorphous silicon will be explained with reference to FIGS. 2(&) to (d). First, as shown in FIG. 2(a)K, a metal such as nichrome or the like is deposited on the surface of an insulating substrate 1 made of K, glass, etc. through a photolithographic process.

続いて、プラズマCVD等の方法により、表面にアモル
ファスシリコン層3Y:形成する。この場合、ショット
キーダイオードとして形成するときには、イントリンシ
ックアモルファス層の単層でよ(。
Subsequently, an amorphous silicon layer 3Y is formed on the surface by a method such as plasma CVD. In this case, when forming a Schottky diode, a single layer of intrinsic amorphous layer is used.

またPINダイオードとして形成したときには、P、I
、N聾アモルファス層の3層構成となる。
Also, when formed as a PIN diode, P, I
, N deaf amorphous layers.

次K、写真製版によってアモルファス層のバターニング
およびエツチングを行い、第2図(b)に示すような分
離独立した素子を形成する。第2図(b)では1個の素
子しか示していないが、実際は多数の素子が配列されて
いる。
Next, the amorphous layer is patterned and etched by photolithography to form separate and independent elements as shown in FIG. 2(b). Although only one element is shown in FIG. 2(b), a large number of elements are actually arranged.

続いて、第2図(C)に示すように、シリコン酸化膜あ
るいはシリコン窒化膜のような絶縁膜4YCVD法等で
被覆し、さらに、写真製版、エツチング等によってコン
タクトホール5を形成し、アモルファスシリコン層3を
部分的K11出させる。
Subsequently, as shown in FIG. 2(C), an insulating film such as a silicon oxide film or a silicon nitride film is coated with a 4YCVD method, and a contact hole 5 is formed by photolithography, etching, etc. to form amorphous silicon. Layer 3 is partially exposed to K11.

最後に、第2図(d ’)に示すように、上部電極6を
蒸着、写真製版、エツチング等の工程を経て形成する。
Finally, as shown in FIG. 2(d'), the upper electrode 6 is formed through processes such as vapor deposition, photolithography, and etching.

フォトダイオードとして使用するためには、上部電極6
はITO等の透明導電膜で形成して上面より受光できる
構造とする。
In order to use it as a photodiode, the upper electrode 6
is made of a transparent conductive film such as ITO, and has a structure that allows light to be received from the top surface.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上記のような従来の製造方法においては、7モル7アス
シリコン層3のパターニング工程から上部電極6の蒸着
工程の間において、7モル7アスシリコン層30表面、
すなわち上部電極6と接触する面は、7オトVシストや
これらの除去液、絶縁膜4およびこれtバターニングし
た際のエツチング液やVシスト除去液にさらされる。し
たがって、良好な電気的コンタクトを得るためには、上
部電極6の蒸着前に入念な前処理が必要である。
In the conventional manufacturing method as described above, between the patterning step of the 7 mol 7 as silicon layer 3 and the vapor deposition step of the upper electrode 6, the surface of the 7 mol 7 as silicon layer 30,
In other words, the surface in contact with the upper electrode 6 is exposed to the V cysts and their removal liquids, the insulating film 4 and the etching liquid used when buttering the same, and the V cyst removal liquid. Therefore, careful pretreatment is required before the deposition of the upper electrode 6 in order to obtain good electrical contact.

ところか、既に形成された下部電極2が存在するために
、熱硫酸等による醒処運などの反応性に富んだ強力な前
処理を施すことが不可能であり、清浄なアモルファスシ
リコン層3表面W*出させることが困難である。そのた
め、ショットキーダイオードを作成する場合には、特性
のバラツキとなり、再現性が得られなかったり、PIN
ダイオードな作成する場合には、良好なオーミックコン
タクトがとれないという問題点があった。
However, due to the presence of the lower electrode 2 that has already been formed, it is impossible to perform a highly reactive and strong pretreatment such as aqueous treatment with hot sulfuric acid, etc., and the surface of the clean amorphous silicon layer 3 is It is difficult to make W* appear. Therefore, when creating a Schottky diode, the characteristics may vary, resulting in poor reproducibility or PIN
When creating a diode, there was a problem that good ohmic contact could not be made.

この発明は、かかる問題点な解消するためになされたも
ので、写真製版工程を追加することなく。
This invention was made to solve these problems without adding a photolithography process.

アモルファスシリコン層と上部電極との間に良好な電気
的コンタクトを与えるものである。
It provides good electrical contact between the amorphous silicon layer and the upper electrode.

〔問題点を解決するための手段〕[Means for solving problems]

この発明に係る半導体装置の製造方法は、アモルファス
シリコン層を成膜後、直ちに電極を形成するようにした
ものである。
In the method for manufacturing a semiconductor device according to the present invention, electrodes are formed immediately after forming an amorphous silicon layer.

〔作用〕[Effect]

この発明においては、アモルファスシリコン層の表面は
、成膜後汚染、al化されることなく、直ちに上部電極
が付着作成され、この上部電極に用いた7オトVシスト
な用いて7モル7アスシリコン層が形成される。
In this invention, the surface of the amorphous silicon layer is not contaminated or aluminized after film formation, and the upper electrode is immediately attached to it. A layer is formed.

〔実施例〕〔Example〕

第1図(a)〜(d)はこの発明の半導体装置の製造方
法の工程を示したもので、これらの図において、第2図
(a)〜(d)と同一符号は同一部分を示している。な
お、6mは第1の上部IKff1.6bは第2の上部側
L 7は7オ)L/シストである。
1(a) to 1(d) show the steps of the method for manufacturing a semiconductor device of the present invention, and in these figures, the same reference numerals as in FIGS. 2(a) to 2(d) indicate the same parts. ing. Note that 6m is the first upper IKff1.6b is the second upper side L7 is 7o) L/cyst.

まず、第1図(a)に示すように、下部電極2Y形成し
た絶縁基板10表面にアモルファスシリコン層3をプラ
ズマCVD法で形成し、さらK、この発明に従って、直
ちに第1の上部電極6&としてITOを蒸着法で形成す
る。下部電極2の形成方法およびアモルファスシリコン
層3の構成については、従来例の場合と同一である。
First, as shown in FIG. 1(a), an amorphous silicon layer 3 is formed by plasma CVD on the surface of an insulating substrate 10 on which a lower electrode 2Y has been formed, and then immediately formed as a first upper electrode 6& in accordance with the present invention. ITO is formed by a vapor deposition method. The method of forming the lower electrode 2 and the structure of the amorphous silicon layer 3 are the same as in the conventional example.

次に、写真製版を行い、第1図(b)K示すように、フ
オトレジスト7’にマスクとして、まず、第1の上部電
極6aYエツチング除去し、続いて、同じ7オト/ジス
ドアをマスクに、7モル7アスシリコン層3もエツチン
グ除去した後、7オトVシストl−除去する。
Next, photolithography is performed, and as shown in FIG. 1(b)K, first, the first upper electrode 6aY is etched and removed using the photoresist 7' as a mask, and then the same 7-hole/disdoor is used as a mask. , 7 mol 7 as silicon layer 3 is also removed by etching, and then 7 mol 7 assilicon layer 3 is removed.

続いて、第1図(c) K示すように、5iO1等の絶
縁膜4’Y形成してダイオード端面tI&護した後、写
真蝕刻法によってコンタクトホール5を形成する。
Subsequently, as shown in FIG. 1(c), an insulating film 4'Y of 5iO1 or the like is formed to protect the diode end face tI, and then a contact hole 5 is formed by photolithography.

最後に、第1図(d)K示すように、もう一度蒸着法に
よって第2の上部電極6bとしてI T(1−形成する
。第1と第2の上部電極6m、6bの材質は、この説明
ではどちら吟もITOとしたが、透光性導電膜であれば
異なる物質5例えばITOと酸化スズ(5n01 )と
を使い分けてもよい。
Finally, as shown in FIG. 1(d)K, a second upper electrode 6b is formed using the vapor deposition method. Although ITO was used for both cases, different materials 5 such as ITO and tin oxide (5n01) may be used as long as they are transparent conductive films.

この実施例によれば、アモルファスシリコン層30表面
は、大気にさらされるだけで直ちにその上に第1の上部
電極61が形成されるので、再現性のよい良好な電気的
コンタクトが達成される。
According to this embodiment, the first upper electrode 61 is immediately formed on the surface of the amorphous silicon layer 30 simply by exposing it to the atmosphere, so that good electrical contact with good reproducibility is achieved.

プラズマCVD法で作成したアモルファスシリコン層3
0表面は、水素原子で終端されており、そのため、単結
晶シリコンや熱CVD法で形成されたポリシリコンに比
べて比較的表面安定である。
Amorphous silicon layer 3 created by plasma CVD method
The 0 surface is terminated with hydrogen atoms, and therefore the surface is relatively stable compared to single crystal silicon or polysilicon formed by thermal CVD.

例えば、数日間の大気曝篇後でも表面は撥水性を示し、
自然酸化反応はほとんど進まない。さらK、ブラズ′″
fCVD装置とスパッタ蒸着装置とは、その構造はほと
んど類似しており連続成膜することも可能で、この場合
ならアルそフ7スシリコン膚3は大気にさらされること
もない。
For example, the surface remains water repellent even after being exposed to the atmosphere for several days.
Natural oxidation reactions hardly proceed. Sara K, Blaz'''
The fCVD device and the sputter deposition device are almost similar in structure and can perform continuous film formation, and in this case, the Alfsilicon layer 3 is not exposed to the atmosphere.

また第1の上部側Iaと7モル77スシリコン層3のバ
ターニングには同一のフォトノジストを使うため、従来
の工程に比べても写真製版工程数は増加しない。
Further, since the same photonist is used for patterning the first upper side Ia and the 7 mol silicon layer 3, the number of photolithography steps is not increased compared to the conventional process.

この発明に従って作成したPINダイオードの断面は、
第1図(d) Ic示したよう忙層面まで電極が及んで
いる。そのため、従来タイプの第2図(dlに示した構
造のものに比べて逆方向リーク電流が増加する懸念があ
った。しかし、実際に両者を比較して見た結果、−8v
バイアス時にどちらも−1X 10’″”A/(−程度
のリーク電流1示し、特に問題点は見当らなかった。ま
た順方向バイアスについては、この発明によるものの方
か明らかにバクツキの少ない良好な電圧電流脣性娶示し
た。
The cross section of the PIN diode made according to this invention is:
As shown in FIG. 1(d) Ic, the electrode extends to the active layer surface. Therefore, there was a concern that the reverse leakage current would increase compared to the conventional type with the structure shown in Figure 2 (dl).However, as a result of actually comparing the two, it was found that -8V
When biased, both showed a leakage current of about -1X 10'''''A/(-1, and no particular problem was found. Also, regarding the forward bias, it was clearly a good voltage with less fluctuation, probably due to this invention. The current relationship was shown.

なお、上記実施例では、7七ルファスシリコン層3をプ
ラズマCVD法で、また各電極2.eat6bを蒸着法
で形成したが、これ以外の方法を用いてもよい。また絶
縁膜4KSi02を用いたが、5i3H,等を用いても
よい。
In the above embodiment, the 77 rufus silicon layer 3 was formed by the plasma CVD method, and each electrode 2. Although eat6b was formed by a vapor deposition method, other methods may be used. Further, although the insulating film 4KSi02 is used, 5i3H, etc. may also be used.

〔発明の効果〕〔Effect of the invention〕

この発明は以上説明したとおり、7七ル7アスシリコン
層を形成後、直ちに電極を形成するので、アモルファス
シリコン層と電極との間のショットキー接合あるいはオ
ーミック接続が良好で特性が安定し、高い再現性が得ら
れる。しかも同一のフォトノジストで電極と7七ルフ7
スシリコン層とt形成できるので写真製版工程が増加す
ることがない等の利点がある。
As explained above, in this invention, since the electrode is formed immediately after forming the 77R7A silicon layer, the Schottky junction or ohmic connection between the amorphous silicon layer and the electrode is good, and the characteristics are stable and high. Reproducibility is obtained. Furthermore, the same photonodist is used for electrodes and 77 Ruf7.
Since it can be formed with a silicon layer, there are advantages such as no increase in the number of photolithography steps.

【図面の簡単な説明】[Brief explanation of drawings]

第1図(&)〜(d)はこの発明の一夾施15+Ilt
示す断面図、第2図(a)〜(d)は従来の製造方法を
説明するための図である。 図において、1は絶縁基板、2は下部電極、3はアモル
ファスシリコン層、4は絶縁膜、5はコンタクトホール
、6hは第1の上部電極、6bは篇2の上S電極、7は
フォト/ラスタである。 なお、各図中の同一符号は同一または相当部分を示す。
Figures 1 (&) to (d) are the results of this invention.
The cross-sectional views shown in FIGS. 2(a) to 2(d) are diagrams for explaining the conventional manufacturing method. In the figure, 1 is an insulating substrate, 2 is a lower electrode, 3 is an amorphous silicon layer, 4 is an insulating film, 5 is a contact hole, 6h is a first upper electrode, 6b is an upper S electrode of part 2, and 7 is a photo/ It is raster. Note that the same reference numerals in each figure indicate the same or corresponding parts.

Claims (1)

【特許請求の範囲】[Claims] 絶縁基板の表面にアモルファスシリコン層を形成する工
程と、このアモルファスシリコン層の表面に電極材料を
蒸着し、その上にフォトレジストを形成し写真蝕刻によ
り電極を形成する工程と、前記電極の形成に用いたフォ
トレジストを用いて前記アモルファスシリコン層のエッ
チングを行う工程とを含むことを特徴とする半導体装置
の製造方法。
A step of forming an amorphous silicon layer on the surface of an insulating substrate, a step of vapor depositing an electrode material on the surface of the amorphous silicon layer, forming a photoresist thereon and forming an electrode by photolithography, and a step of forming the electrode by photolithography. A method for manufacturing a semiconductor device, comprising the step of etching the amorphous silicon layer using the used photoresist.
JP60119136A 1985-05-31 1985-05-31 Manufacture of semiconductor device Pending JPS61278173A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60119136A JPS61278173A (en) 1985-05-31 1985-05-31 Manufacture of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60119136A JPS61278173A (en) 1985-05-31 1985-05-31 Manufacture of semiconductor device

Publications (1)

Publication Number Publication Date
JPS61278173A true JPS61278173A (en) 1986-12-09

Family

ID=14753826

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60119136A Pending JPS61278173A (en) 1985-05-31 1985-05-31 Manufacture of semiconductor device

Country Status (1)

Country Link
JP (1) JPS61278173A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103972128A (en) * 2014-05-23 2014-08-06 中国科学院微电子研究所 Testable graph monitoring method in Schottky contact hole preparing process

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103972128A (en) * 2014-05-23 2014-08-06 中国科学院微电子研究所 Testable graph monitoring method in Schottky contact hole preparing process

Similar Documents

Publication Publication Date Title
US6001539A (en) Method for manufacturing liquid crystal display
US5366588A (en) Method of manufacturing an electrically conductive pattern of tin-doped indium oxide (ITO) on a substrate
JPS59232456A (en) Thin film circuit element
KR0171648B1 (en) Thin film device and method of producing the same
KR100288150B1 (en) Method of Fabricating Liquid Crystal Display
GB2312073A (en) Method for manufacturing a liquid crystal display
JPH04171767A (en) Thin film transistor and manufacture thereof
JPS61278173A (en) Manufacture of semiconductor device
JPH0225038A (en) Silicon thin film transistor array and its manufacture
JPH06101478B2 (en) Thin film transistor and manufacturing method thereof
JPH0475350A (en) Manufacture of thin film transistor
JPS6178166A (en) Thin-film transistor array and manufacture thereof
JPS59113666A (en) Manufacture of thin film transistor
JPH0691105B2 (en) Method of manufacturing thin film transistor
JPH02139972A (en) Manufacture of semiconductor device
JPS6347981A (en) Thin film transistor and manufacture thereof
JP3528388B2 (en) Method for manufacturing transistor array
JPS6329977A (en) Manufacture of thin-film transistor
JPS614233A (en) Etching method of transparent electrically conductive film
JP2503001B2 (en) Method for manufacturing thin film transistor
JPS62190762A (en) Thin-film transistor and manufacture thereof
JP2653131B2 (en) Photoelectric conversion element
JPS61139069A (en) Thin-film transistor and manufacture thereof
KR100537875B1 (en) Reflective Liquid Crystal Display and Manufacturing Method Thereof
JP2878516B2 (en) Photoresist developer, developing method, and thin film transistor manufacturing method