JPS61269408A - デジタル式自動利得調整回路 - Google Patents
デジタル式自動利得調整回路Info
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- JPS61269408A JPS61269408A JP60268702A JP26870285A JPS61269408A JP S61269408 A JPS61269408 A JP S61269408A JP 60268702 A JP60268702 A JP 60268702A JP 26870285 A JP26870285 A JP 26870285A JP S61269408 A JPS61269408 A JP S61269408A
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Links
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、音声信号の自製音量調整(ALC)回路等の
自動利得調整回路に関する。
自動利得調整回路に関する。
従来の自動音量調整は、第4図の如く、入力端子9に入
力された信号を増幅回路7で増幅して。
力された信号を増幅回路7で増幅して。
その出力が整流回路11で整流され、変換回路5に入力
されて直流に変換さする。変換回路5では整流された電
圧をコンデンサ12に蓄積して直流の自動青葉調整電圧
を得、この自動音i調整電圧を制御回路6に加え、この
制御回路6で増幅回路7の出力利得を調整し、!11整
されkf量の出力を出力端子10に得ている。
されて直流に変換さする。変換回路5では整流された電
圧をコンデンサ12に蓄積して直流の自動青葉調整電圧
を得、この自動音i調整電圧を制御回路6に加え、この
制御回路6で増幅回路7の出力利得を調整し、!11整
されkf量の出力を出力端子10に得ている。
上述した従来の自動音量調整では入力された信号で自動
音!調整が働きはじめるまでのアタックタイムおよび入
力信号による自動音を調整が終るまでのりカバリイタイ
ムはコンデンサ12の充電特性、放電特性により決まる
。このため、コンデンサ12の充電、放′には非直線的
な性質をもっているので、アタックタイム、リカバリイ
タイムが一定にできない。またコンデンサ12の容量は
バラツキ範囲が大きく正確なこれらの時間が設定しにく
い欠点がある。すなわち、ステレオ装置等では左右音の
増幅器に使われている自動音量調整回路のアタックタイ
ム−リカバリタイムが一定にできないため、左右音のバ
ランスがくずれる欠点がある。
音!調整が働きはじめるまでのアタックタイムおよび入
力信号による自動音を調整が終るまでのりカバリイタイ
ムはコンデンサ12の充電特性、放電特性により決まる
。このため、コンデンサ12の充電、放′には非直線的
な性質をもっているので、アタックタイム、リカバリイ
タイムが一定にできない。またコンデンサ12の容量は
バラツキ範囲が大きく正確なこれらの時間が設定しにく
い欠点がある。すなわち、ステレオ装置等では左右音の
増幅器に使われている自動音量調整回路のアタックタイ
ム−リカバリタイムが一定にできないため、左右音のバ
ランスがくずれる欠点がある。
本発明によれば、利得調整を制御信号によってできる増
幅器と、この増幅器の出力をデジタルコードに変換する
手段と、被比較信号を記憶する記憶手段と、デジタルコ
ードと被比較信号と全比較してデジタルコードの方が大
きい時にはデジタルコードを比較1g号として前述の記
憶手段に記憶する手段と、被比較信号を取り出して制御
信号として増幅器に加える手段と、被比較信号を取り出
す時期および制御信号全増幅器に加えている期間と全制
御する手段とを有するデジタル式自動利?@調整回路を
得る。
幅器と、この増幅器の出力をデジタルコードに変換する
手段と、被比較信号を記憶する記憶手段と、デジタルコ
ードと被比較信号と全比較してデジタルコードの方が大
きい時にはデジタルコードを比較1g号として前述の記
憶手段に記憶する手段と、被比較信号を取り出して制御
信号として増幅器に加える手段と、被比較信号を取り出
す時期および制御信号全増幅器に加えている期間と全制
御する手段とを有するデジタル式自動利?@調整回路を
得る。
次に1本発明について、図面を参照して説明するO
第1図は本発明の一実施例を示すもので、入力端子9よ
り入力された信号全増幅回路7で増幅し。
り入力された信号全増幅回路7で増幅し。
その出力端子10に得られる音声信号10に20Hz〜
20 KHzを通過さすバンドパスフィルタl全通して
整流・変換回路2に加える。整流・変換回路2ではフィ
ルタlの出力を整流後、制御回路8からのす/ブリング
パルスに応じてデジタルコードに変換する。整流e変換
された信号全比較回路3で記憶回路4からの被比較デジ
タル信号と比較し。
20 KHzを通過さすバンドパスフィルタl全通して
整流・変換回路2に加える。整流・変換回路2ではフィ
ルタlの出力を整流後、制御回路8からのす/ブリング
パルスに応じてデジタルコードに変換する。整流e変換
された信号全比較回路3で記憶回路4からの被比較デジ
タル信号と比較し。
整流し変換回路2からのデジタルコードの方が大きい時
は記憶回路4へ被比較デジタル信号としてデジタルコー
ドを書き換えて記はする。比較回路3の比較動作は制御
回路8からの信動でなされ。
は記憶回路4へ被比較デジタル信号としてデジタルコー
ドを書き換えて記はする。比較回路3の比較動作は制御
回路8からの信動でなされ。
その出力は制御回路8を介して記憶回路4の記憶省き換
え動作を制御する。記憶回路4の被比較デジタル侶号値
は制御回路8からの信号で変換回路5に読み込まれ、制
御回路6供給されて増幅回路7の利得を制御する。全回
路の制御は制御回路8が制御しており、制御回路8から
の制御信号によりALC特性のアタックタイム、リカバ
リイタイム全設定している。制御回路8は比較回路3の
比較の結果デジタルコードが被比較デジタル信号より大
きくなることがなくなってから所定時間たってから変換
回路5に信号を出す。この所定時間がアタックタイムで
ある。比較回路3の比較の結果デジタルコードの方が大
きくならなくなってから他の所定時間たってから記憶回
路4にその時のデジタルコードが無条件に書き込まれ、
上記制御が再度行なわ扛る0この他の所定時間がリカバ
リタイムである。
え動作を制御する。記憶回路4の被比較デジタル侶号値
は制御回路8からの信号で変換回路5に読み込まれ、制
御回路6供給されて増幅回路7の利得を制御する。全回
路の制御は制御回路8が制御しており、制御回路8から
の制御信号によりALC特性のアタックタイム、リカバ
リイタイム全設定している。制御回路8は比較回路3の
比較の結果デジタルコードが被比較デジタル信号より大
きくなることがなくなってから所定時間たってから変換
回路5に信号を出す。この所定時間がアタックタイムで
ある。比較回路3の比較の結果デジタルコードの方が大
きくならなくなってから他の所定時間たってから記憶回
路4にその時のデジタルコードが無条件に書き込まれ、
上記制御が再度行なわ扛る0この他の所定時間がリカバ
リタイムである。
基本的な動作について更に詳細に説明する。増幅回路7
より出力される音声信号出力10をフィルタ1にて必要
な周波数成分を通し、余分な雑音。
より出力される音声信号出力10をフィルタ1にて必要
な周波数成分を通し、余分な雑音。
パルス、ノイズを取り除き整流中変換回路2へ送る。整
流・変換回路2では入力された音声信号出力10を直流
電圧に整流し、比較回路3の回路方式に曾せて、電圧や
電流を4ビツトなどのデジタルコードに変換して出力す
る。このデジタルコードへの変換は制御回路からの信号
で所定のタイミング毎に行なわれる。整流・変換回路2
よシ出力さnた信号は比較回路3へ入力される。比較回
路3は、先に記憶回路4に記憶されている被比較デジタ
ル値を比較回路3へ読み出して整流・変換回路2よりの
出力と比較し、大きい方を選択する。
流・変換回路2では入力された音声信号出力10を直流
電圧に整流し、比較回路3の回路方式に曾せて、電圧や
電流を4ビツトなどのデジタルコードに変換して出力す
る。このデジタルコードへの変換は制御回路からの信号
で所定のタイミング毎に行なわれる。整流・変換回路2
よシ出力さnた信号は比較回路3へ入力される。比較回
路3は、先に記憶回路4に記憶されている被比較デジタ
ル値を比較回路3へ読み出して整流・変換回路2よりの
出力と比較し、大きい方を選択する。
記憶回路4の被比較デジタル値は最被は増幅回路7を最
大利得で動作さす値となっている。この比較動作も制御
回路8からの信号で所定のタイミング毎に行なわれる。
大利得で動作さす値となっている。この比較動作も制御
回路8からの信号で所定のタイミング毎に行なわれる。
記憶回路4からのデータが大きい場合は記憶回路4、制
御回路8、制御回路6はそのままとなる。反対に記憶回
路4からのデータが小さい場合は比較回路3は整流−変
換回路2よりの出力が大きいことを制御回路8へ出力す
る0比較回路3より入力されfc倍信号エフ制御回路8
は記憶回路5へ先に記憶した被比較デジタル値を整流・
変換回路2よす入力されたデジタルコードへ記憶を変更
する。その時、制御回路8より比較回路3には整流畳変
換回路2より入力さnたデジタルコード全、記憶回路4
から出力するように信号を出力する。変換回路5は制御
回路8からの制御信号を受けると記憶回路4よりの被比
較デジタル値を入力し、その値を制御回路6を駆動する
ための信号に変換します。変換は電圧値や電流値として
またはデジタルコードからアッテネ−タの電圧や電流に
変換し制御回路6の方式に合わせて行う。変換回路5よ
り出力さn’rc侶号で制御回路6は増幅回路7の利得
全制御して音声信号出力1゜のピーク値を一5Zの出力
レベルにする。
御回路8、制御回路6はそのままとなる。反対に記憶回
路4からのデータが小さい場合は比較回路3は整流−変
換回路2よりの出力が大きいことを制御回路8へ出力す
る0比較回路3より入力されfc倍信号エフ制御回路8
は記憶回路5へ先に記憶した被比較デジタル値を整流・
変換回路2よす入力されたデジタルコードへ記憶を変更
する。その時、制御回路8より比較回路3には整流畳変
換回路2より入力さnたデジタルコード全、記憶回路4
から出力するように信号を出力する。変換回路5は制御
回路8からの制御信号を受けると記憶回路4よりの被比
較デジタル値を入力し、その値を制御回路6を駆動する
ための信号に変換します。変換は電圧値や電流値として
またはデジタルコードからアッテネ−タの電圧や電流に
変換し制御回路6の方式に合わせて行う。変換回路5よ
り出力さn’rc侶号で制御回路6は増幅回路7の利得
全制御して音声信号出力1゜のピーク値を一5Zの出力
レベルにする。
自動音に調整特性のアタックタイムリカバリイタイムは
制御回路8にて設定できる。アタックタイムは変換回路
5を動作させる時間全制御することにより設定さする。
制御回路8にて設定できる。アタックタイムは変換回路
5を動作させる時間全制御することにより設定さする。
制御回路6は、次に変換回路5から信号が入力されるま
で先に入力された信号を保持する。この場合g1流1変
換回路2.比較回路3.記憶回路4はアタックタイムの
設定時間の数倍で動作させます。リカバリイタイムは制
御回路8にリカバリイタイム用の時間カウンター全持ち
、カウンターの計数を終了した時、無条件に現時点に整
t#Le変換回路2からの入力全比較回路3↓り記憶回
路4へ記憶させる。次からの動作は通常のアタックタイ
ムにより正常な出力に調整される。リカバリイタイム経
過後5次にカウンターはリセットされ、またりカバリイ
タイムの計数を始める。リカバリイタイムカウント中に
記憶回路4より大きい入力が入った場合、すなわちアタ
ック状絢になると、比較回路3より出力さ714信号が
制御目録8に入力され、制御回路8内では現在計数され
ているカラ/りをリセットし、たえずアタックのかかっ
た時点より一定のりカバリイタイムになるようにする。
で先に入力された信号を保持する。この場合g1流1変
換回路2.比較回路3.記憶回路4はアタックタイムの
設定時間の数倍で動作させます。リカバリイタイムは制
御回路8にリカバリイタイム用の時間カウンター全持ち
、カウンターの計数を終了した時、無条件に現時点に整
t#Le変換回路2からの入力全比較回路3↓り記憶回
路4へ記憶させる。次からの動作は通常のアタックタイ
ムにより正常な出力に調整される。リカバリイタイム経
過後5次にカウンターはリセットされ、またりカバリイ
タイムの計数を始める。リカバリイタイムカウント中に
記憶回路4より大きい入力が入った場合、すなわちアタ
ック状絢になると、比較回路3より出力さ714信号が
制御目録8に入力され、制御回路8内では現在計数され
ているカラ/りをリセットし、たえずアタックのかかっ
た時点より一定のりカバリイタイムになるようにする。
第2図は基本的には第3図と同じであるが、第3図の実
施例では第2図の整流・変換回路2がアナログ/デジタ
ル変換器21に、また変換回路5會テジタル/アナログ
変換器とすることにより、制御回路6を省略している。
施例では第2図の整流・変換回路2がアナログ/デジタ
ル変換器21に、また変換回路5會テジタル/アナログ
変換器とすることにより、制御回路6を省略している。
特にテレビ受像機のステレオ放送受信号の音量調整回路
である。
である。
制御回路8にはクロックとして水平同期信号fn(15
,7534KHz)が用いらn、これを分周器83で4
分用して63 KHzのサンプリングパルスを得ている
。水平同期信号fnは端子95から入力され、サンプリ
ングパルスは端子91から取り出されている。
,7534KHz)が用いらn、これを分周器83で4
分用して63 KHzのサンプリングパルスを得ている
。水平同期信号fnは端子95から入力され、サンプリ
ングパルスは端子91から取り出されている。
音声入力信号は入力端子9から与えられ、増幅s7で利
得調整がなされて出力端子10から出力されている。増
@s7には抵抗721と722とトラ/ラスタ23から
なる入力レベル制御部72と増幅器71とを有している
Oこの増幅部7の変形例は第3回に示されている0第3
図では負帰還増幅器が用いられ増幅器71の非反転入力
端子に入力端子9が接続されているO出力端子lOの出
力は抵抗731 tl”介して反転入力端子に接続さ扛
、この反転入力端子は抵抗732とトラ/ジスタフ33
との並列回路を介して接地されている。
得調整がなされて出力端子10から出力されている。増
@s7には抵抗721と722とトラ/ラスタ23から
なる入力レベル制御部72と増幅器71とを有している
Oこの増幅部7の変形例は第3回に示されている0第3
図では負帰還増幅器が用いられ増幅器71の非反転入力
端子に入力端子9が接続されているO出力端子lOの出
力は抵抗731 tl”介して反転入力端子に接続さ扛
、この反転入力端子は抵抗732とトラ/ジスタフ33
との並列回路を介して接地されている。
出力端子10の出力はアッテネータ121.バンドパス
フィルタ111’を介してアナログ/デジタル変換器2
1に与えられている0アツテネータ121は増幅部7の
出力の出力レベルを設定する工う所定の減衰が与えら扛
る。バンドパスフィルター111は20 Hz〜20に
出を通して他の周波数の雑音Q− 等全除去する。アナログ/デジタル変換器21はバンド
パスフィルター111の出力tJff6子91(7)サ
ンプリングパルスのタイミングでデジタルコードに変換
する0 メモリー4には被比較デジタル値として初期的には増幅
部7を最大利得で動作さすデジタル値金記憶している。
フィルタ111’を介してアナログ/デジタル変換器2
1に与えられている0アツテネータ121は増幅部7の
出力の出力レベルを設定する工う所定の減衰が与えら扛
る。バンドパスフィルター111は20 Hz〜20に
出を通して他の周波数の雑音Q− 等全除去する。アナログ/デジタル変換器21はバンド
パスフィルター111の出力tJff6子91(7)サ
ンプリングパルスのタイミングでデジタルコードに変換
する0 メモリー4には被比較デジタル値として初期的には増幅
部7を最大利得で動作さすデジタル値金記憶している。
アナログ/デジタル変換器からのデジタルコードと記憶
回路4の被比較デジタル値とは比較器3に加えられ、サ
ンプリングツくルスのタイミングでとnらの比較がなさ
扛る0比較の結果、デジタルコードの方が大きい時に比
較出力を端子94に生じる0比較出力はORゲート84
゜85を通してカウンター81.82’にリセットする
とともに、ORゲート86.端子93を通して記憶回路
4に与えら扛る0この結果、記憶回路4は被比較デジタ
ル値をデジタルコードに沓き換える。カウンター81が
端子95のフロラクラ48回計数する間に比較出力がな
ければ、カウンター81に出力を生じて、ORゲート8
7端子92を介してデジタル/アナログ変換器51’に
動作さすO−1〇− ORゲート87の出力によって、デジタル/アナログ変
換器51は記憶回路4の被比較デジタル値を読み込みア
ナログ電圧に変換し、次にORゲート87に出力を生じ
るまで保持する。このアナログ電圧がトランジスタ72
3(733)のベースに与えられて増幅部7の利得を制
御する。
回路4の被比較デジタル値とは比較器3に加えられ、サ
ンプリングツくルスのタイミングでとnらの比較がなさ
扛る0比較の結果、デジタルコードの方が大きい時に比
較出力を端子94に生じる0比較出力はORゲート84
゜85を通してカウンター81.82’にリセットする
とともに、ORゲート86.端子93を通して記憶回路
4に与えら扛る0この結果、記憶回路4は被比較デジタ
ル値をデジタルコードに沓き換える。カウンター81が
端子95のフロラクラ48回計数する間に比較出力がな
ければ、カウンター81に出力を生じて、ORゲート8
7端子92を介してデジタル/アナログ変換器51’に
動作さすO−1〇− ORゲート87の出力によって、デジタル/アナログ変
換器51は記憶回路4の被比較デジタル値を読み込みア
ナログ電圧に変換し、次にORゲート87に出力を生じ
るまで保持する。このアナログ電圧がトランジスタ72
3(733)のベースに与えられて増幅部7の利得を制
御する。
端子95のクロックはカウンター82で5.25QOO
O回計数される。この52SQOOO回計数する間に比
較器3の比較出力がなければ、ORゲート86゜87全
通して記憶回路4およびデジタル/アナログ変換器51
に与えられる。記憶回路4はこのORグー ) 86か
らの出力でその時のデジタルコードを無条件に被比較デ
ジタル値に書き換える。また。
O回計数される。この52SQOOO回計数する間に比
較器3の比較出力がなければ、ORゲート86゜87全
通して記憶回路4およびデジタル/アナログ変換器51
に与えられる。記憶回路4はこのORグー ) 86か
らの出力でその時のデジタルコードを無条件に被比較デ
ジタル値に書き換える。また。
デジタル/アナログ変換器51は誉き変えられた被比較
デジタル値をアナログ電圧に変換して保持し、このアナ
ログ電圧をトランジスタ723 、733に与える。そ
の後、デジタルコードと被比較デジタル値との比較の結
果、比較出力で被比較デジタル値全デジタルコードに書
き換えて利得を調整する動作を再度行う。
デジタル値をアナログ電圧に変換して保持し、このアナ
ログ電圧をトランジスタ723 、733に与える。そ
の後、デジタルコードと被比較デジタル値との比較の結
果、比較出力で被比較デジタル値全デジタルコードに書
き換えて利得を調整する動作を再度行う。
カウンター81がクロックを48回計数することによっ
て、より大きな入力信号があると増幅部7の利得を下け
る利得調整動作を行う。この48回計数する期間がアタ
ックタイムで3m5ecである0カウンター82がクロ
ック’に5.25QOOO回計数する間に比較器が出力
を生じなければ、入力信号のレベルは下がっているかも
知れない。このため利得を調整しなおす必要がある。従
って、記憶回路4の被比較デジタル値をその時のデジタ
ルコードに書き換えて利得全調整しなおす。この5.2
5QOOO回計数する期間がリカバリータイムであり3
3秒である。
て、より大きな入力信号があると増幅部7の利得を下け
る利得調整動作を行う。この48回計数する期間がアタ
ックタイムで3m5ecである0カウンター82がクロ
ック’に5.25QOOO回計数する間に比較器が出力
を生じなければ、入力信号のレベルは下がっているかも
知れない。このため利得を調整しなおす必要がある。従
って、記憶回路4の被比較デジタル値をその時のデジタ
ルコードに書き換えて利得全調整しなおす。この5.2
5QOOO回計数する期間がリカバリータイムであり3
3秒である。
このように、アタックタイムもリカバリタイムも構成素
子のバラツキによらず、カウンター81゜82の計数値
を調節することによって設定できる。
子のバラツキによらず、カウンター81゜82の計数値
を調節することによって設定できる。
すなわち、常に一定のアタックタイム・リカバリタイム
に設定できる。ステレオ増幅器では左右のアタックタイ
ム−リカバリタイムを同じにでき。
に設定できる。ステレオ増幅器では左右のアタックタイ
ム−リカバリタイムを同じにでき。
左右の音バランスを保つことができる。
以上説明し7’(工うに1本発明は従来の自動利得調整
方式をデジタル化することにより回路的にアタックタイ
ム、リカバリイタイムの設定ができ。
方式をデジタル化することにより回路的にアタックタイ
ム、リカバリイタイムの設定ができ。
しかも安定にバラツキ無く動作する自動利得調整できる
効果がある。
効果がある。
第1図は本発明の一実施例によるブロック図。
第2図は本発明の他の実施例によるブロック図。
M3図は利得制御可能な増@都の変形例を示すブロック
図である。 第4図は従来の回路のブロック図である。 1・・・・・・フィルタ、2・・・・・・整流・変換回
路、3・・・・・・比較回路%4・・・・・・記憶回路
、5・・・・・・変換回路。 6・・・・・・制御回路、7・・・・・・増幅回路、8
・・・・・・制御回路、9・・・・・・音声1g号入力
、10・・・・・・音声信号出力。 11・・・・・・整流回路、12・・・・・・コンデン
サ、21・・・・・・アナログ/デジタル変換器、51
・・・・・・デジタル/アナログ変換器、71.’?3
・旧・・増幅部、72+・+−AカレヘレベblJ#s
、721.722.731−732・・・・・・抵抗、
723,733・・・・・・トランジスタ、81゜82
・・・・・・カウンター、83・・・・・・分周器、8
4,85゜86.87・・・・・・ORゲート、91〜
95・・・・・・端子。
図である。 第4図は従来の回路のブロック図である。 1・・・・・・フィルタ、2・・・・・・整流・変換回
路、3・・・・・・比較回路%4・・・・・・記憶回路
、5・・・・・・変換回路。 6・・・・・・制御回路、7・・・・・・増幅回路、8
・・・・・・制御回路、9・・・・・・音声1g号入力
、10・・・・・・音声信号出力。 11・・・・・・整流回路、12・・・・・・コンデン
サ、21・・・・・・アナログ/デジタル変換器、51
・・・・・・デジタル/アナログ変換器、71.’?3
・旧・・増幅部、72+・+−AカレヘレベblJ#s
、721.722.731−732・・・・・・抵抗、
723,733・・・・・・トランジスタ、81゜82
・・・・・・カウンター、83・・・・・・分周器、8
4,85゜86.87・・・・・・ORゲート、91〜
95・・・・・・端子。
Claims (1)
- 利得調整可能な増幅器と、該増幅器の出力をデジタル化
する回路と、被比較信号を記憶する記憶手段と、前記デ
ジタル回路の出力と前記記憶手段の出力とを比較して、
該デジタル化回路の出力が大きい時には該デジタル化回
路の出力を前記被比較信号として前記記憶手段に記憶す
る手段と、前記被比較信号を取り出して前記増幅器に加
え該増幅器の利得を調整する手段と、前記被比較信号の
取り出し時期および前記増幅器に前記被比較信号を加え
ている期間を調整する手段とを有することを特徴とする
デジタル式自動利得調整回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18449484 | 1984-12-05 | ||
JP59-184494 | 1984-12-05 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61269408A true JPS61269408A (ja) | 1986-11-28 |
Family
ID=16154158
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60268702A Pending JPS61269408A (ja) | 1984-12-05 | 1985-11-28 | デジタル式自動利得調整回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4670719A (ja) |
JP (1) | JPS61269408A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0231506A (ja) * | 1988-07-20 | 1990-02-01 | Victor Co Of Japan Ltd | 自動録音レベル設定装置 |
JPH05251972A (ja) * | 1992-03-06 | 1993-09-28 | Nec Corp | オートゲインコントローラ |
US5825899A (en) * | 1995-03-20 | 1998-10-20 | Fujitsu Limited | Audio data processing apparatus |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR900001507B1 (ko) * | 1987-03-02 | 1990-03-12 | 삼성반도체통신 주식회사 | 자동이득 조절시스템 |
JPH09289426A (ja) * | 1996-04-24 | 1997-11-04 | Sony Corp | 自動利得制御方法及び自動利得制御装置 |
US7164310B1 (en) * | 2001-04-12 | 2007-01-16 | Integration Associates Inc. | Systems and apparatus for digital control of bias for transistors |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SU1107286A1 (ru) * | 1982-11-26 | 1984-08-07 | Предприятие П/Я Г-4273 | Устройство автоматической дискретной регулировки коэффициента усилени |
-
1985
- 1985-11-28 JP JP60268702A patent/JPS61269408A/ja active Pending
- 1985-12-05 US US06/804,863 patent/US4670719A/en not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0231506A (ja) * | 1988-07-20 | 1990-02-01 | Victor Co Of Japan Ltd | 自動録音レベル設定装置 |
JPH05251972A (ja) * | 1992-03-06 | 1993-09-28 | Nec Corp | オートゲインコントローラ |
US5825899A (en) * | 1995-03-20 | 1998-10-20 | Fujitsu Limited | Audio data processing apparatus |
Also Published As
Publication number | Publication date |
---|---|
US4670719A (en) | 1987-06-02 |
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