JPS6126696B2 - - Google Patents
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- JPS6126696B2 JPS6126696B2 JP56009986A JP998681A JPS6126696B2 JP S6126696 B2 JPS6126696 B2 JP S6126696B2 JP 56009986 A JP56009986 A JP 56009986A JP 998681 A JP998681 A JP 998681A JP S6126696 B2 JPS6126696 B2 JP S6126696B2
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- JP
- Japan
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- shift
- circuit
- register
- divided
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Links
- 238000012423 maintenance Methods 0.000 description 6
- 238000003745 diagnosis Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 101000739577 Homo sapiens Selenocysteine-specific elongation factor Proteins 0.000 description 1
- 102100037498 Selenocysteine-specific elongation factor Human genes 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
Description
【発明の詳細な説明】
本発明は論理装置に関する。
従来、論理装置においては、論理装置をある基
準で論理装置内の記憶素子情報のセツト・観測を
行なう回路単位に分割し、分割回路単位毎にその
中に含まれる記憶素子を直列に接続して記憶素子
を分割回路単位内でシフトレジスタになるように
し、さらに、分割回路単位内のシフトレジスタを
外部から制御可能な診断用シフトレジスタと選択
手段等を介して接続可能な構成がとられている。
この論理装置の構成の詳細は特公昭52−29897号
公報を参照できる。この構成において、前記診断
用シフトレジスタを診断インタフエースを介して
保守診断プロセツサと接続するような場合、この
診断インタフエースでのデータ移送単位は通常４
バイト（32ビツト）のデータとして扱われてお
り、一方、分割回路単位内での記憶素子のビツト
数はデータ用ビツトおよび制御用ビツトが混在す
るため、４バイトの整数倍でない。従つて、複数
の分割回路単位内の記憶素子の情報を連続して移
送する場合、先行する分割回路単位と後続する分
割回路単位との間に最悪31ビツトの余分な無駄な
データを移送することになり、この無駄なデータ
のため、保守診断プロセツサ上のデータ転送用メ
モリエリアにも無駄なエリアが必要となり、分割
回路単位が多くなればなる程、この無駄なエリア
が無視できなくなるという欠点がある。
準で論理装置内の記憶素子情報のセツト・観測を
行なう回路単位に分割し、分割回路単位毎にその
中に含まれる記憶素子を直列に接続して記憶素子
を分割回路単位内でシフトレジスタになるように
し、さらに、分割回路単位内のシフトレジスタを
外部から制御可能な診断用シフトレジスタと選択
手段等を介して接続可能な構成がとられている。
この論理装置の構成の詳細は特公昭52−29897号
公報を参照できる。この構成において、前記診断
用シフトレジスタを診断インタフエースを介して
保守診断プロセツサと接続するような場合、この
診断インタフエースでのデータ移送単位は通常４
バイト（32ビツト）のデータとして扱われてお
り、一方、分割回路単位内での記憶素子のビツト
数はデータ用ビツトおよび制御用ビツトが混在す
るため、４バイトの整数倍でない。従つて、複数
の分割回路単位内の記憶素子の情報を連続して移
送する場合、先行する分割回路単位と後続する分
割回路単位との間に最悪31ビツトの余分な無駄な
データを移送することになり、この無駄なデータ
のため、保守診断プロセツサ上のデータ転送用メ
モリエリアにも無駄なエリアが必要となり、分割
回路単位が多くなればなる程、この無駄なエリア
が無視できなくなるという欠点がある。
また、無駄なエリアを少なくするため、保守診
断プロセツサに各分割回路単位内の記憶素子のビ
ツト数を記憶するためのテーブルを設け、複数の
分割回路単位の記憶素子の情報を移送する場合
に、先行する分割回路単位の記憶素子の情報移送
に含まれる、前記余分なデータを削除して、後続
する分割回路単位の記憶素子の情報をつめるよう
制御することもある。しかし、これはテーブルを
設けること自体がメモリエリアを余分に費やすこ
とになり、また、ハードウエア変更等で記憶素子
ビツト数が変化する毎に前記テーブル内容を修正
しなければならないという欠点がある。
断プロセツサに各分割回路単位内の記憶素子のビ
ツト数を記憶するためのテーブルを設け、複数の
分割回路単位の記憶素子の情報を移送する場合
に、先行する分割回路単位の記憶素子の情報移送
に含まれる、前記余分なデータを削除して、後続
する分割回路単位の記憶素子の情報をつめるよう
制御することもある。しかし、これはテーブルを
設けること自体がメモリエリアを余分に費やすこ
とになり、また、ハードウエア変更等で記憶素子
ビツト数が変化する毎に前記テーブル内容を修正
しなければならないという欠点がある。
本発明の目的は上述の欠点を解決し保守診断プ
ロセツサのメモリエリアにおける無駄なエリアを
必要最小限に抑えるようにした論理装置を提供す
ることにある。
ロセツサのメモリエリアにおける無駄なエリアを
必要最小限に抑えるようにした論理装置を提供す
ることにある。
本発明の装置は、外部から制御可能なレジスタ
手段と、 複数の記憶素子を備えた複数の論理回路を有す
る被診断部と、 前記複数の論理回路のうち少なくとも１つを選
択する選択手段と、 シフトレジスタを形成するように前記選択手段
により選択された論理回路に含まれる複数の記憶
素子を接続するデータパス手段と、 このデータパス手段により形成されたシフトレ
ジスタと前記レジスタ手段とを接続する接続手段
と、 前記シフトレジスタにおける記憶素子の数を計
数する計数手段と、 この計数手段の計数結果を外部に取り出す手段
とを含む。
手段と、 複数の記憶素子を備えた複数の論理回路を有す
る被診断部と、 前記複数の論理回路のうち少なくとも１つを選
択する選択手段と、 シフトレジスタを形成するように前記選択手段
により選択された論理回路に含まれる複数の記憶
素子を接続するデータパス手段と、 このデータパス手段により形成されたシフトレ
ジスタと前記レジスタ手段とを接続する接続手段
と、 前記シフトレジスタにおける記憶素子の数を計
数する計数手段と、 この計数手段の計数結果を外部に取り出す手段
とを含む。
次に本発明について図面を参照して詳細に説明
する。
する。
第１図を参照すると、本発明の一実施例は被診
断部分をある基準で論理装置内の記憶素子情報の
セツト・観測を行う単位に分割した分割回路単位
（CARD）１、この単位１からのシフトアウト信
号５１を前記単位１の選択用レジスタ（SLR）２
の指示により選択する選択回路（SELA）３、外
部の装置との間でデータを授受するシフトレジス
タ（SFR）４、このシフトレジスタ４の制御用
のカウンタ（CNTR）５、前記選択回路３の出力
信号とシフトレジスタ４の出力信号とを選択する
選択回路（SELB）６、前記単位１内の記憶素子
の内容を一たん読出したり書込んだりするシフト
バツフア（SFB）７、このシフトバツフア７の制
御用カウンタ（CNTB）８、このシフトバツフア
７の出力信号と論理値“１”発生回路（G1EN）
９の出力信号と論理値“０”発生回路（G0EN）
１０の信号とからシフトイン信号を作成す選択回
路（SELC）１１、前記カウンタ８用のシフト終
了検出値設定レジスタ（EDR）１２、該レジス
タ１２と前記カウンタ８との値を比較する比較回
路（CMPA）１３、該比較回路３の出力信号と前
記“１”発生回路９の信号との比較を行う比較回
路（CMPB）１４、前記シフトバツフア７や前記
シフトレジスタ４のシフト制御を行うシフト制御
回路（SFC）１５と、外部インタフエースとの
仲介を行う共通バス回路（Ｃ―BUS）１６、シ
フトアウト信号を記憶素子で一段受けるインジケ
ータ（OVF）１７および該インジケータ１７の
出力信号と前記“１”発生回路９の出力信号を比
較する比較回路路（CMPC）１８から構成されて
いる。また各分割回路単位内の記憶素子はシフト
レジスタを構成するように順次、直列にデータパ
スで接続されている。
断部分をある基準で論理装置内の記憶素子情報の
セツト・観測を行う単位に分割した分割回路単位
（CARD）１、この単位１からのシフトアウト信
号５１を前記単位１の選択用レジスタ（SLR）２
の指示により選択する選択回路（SELA）３、外
部の装置との間でデータを授受するシフトレジス
タ（SFR）４、このシフトレジスタ４の制御用
のカウンタ（CNTR）５、前記選択回路３の出力
信号とシフトレジスタ４の出力信号とを選択する
選択回路（SELB）６、前記単位１内の記憶素子
の内容を一たん読出したり書込んだりするシフト
バツフア（SFB）７、このシフトバツフア７の制
御用カウンタ（CNTB）８、このシフトバツフア
７の出力信号と論理値“１”発生回路（G1EN）
９の出力信号と論理値“０”発生回路（G0EN）
１０の信号とからシフトイン信号を作成す選択回
路（SELC）１１、前記カウンタ８用のシフト終
了検出値設定レジスタ（EDR）１２、該レジス
タ１２と前記カウンタ８との値を比較する比較回
路（CMPA）１３、該比較回路３の出力信号と前
記“１”発生回路９の信号との比較を行う比較回
路（CMPB）１４、前記シフトバツフア７や前記
シフトレジスタ４のシフト制御を行うシフト制御
回路（SFC）１５と、外部インタフエースとの
仲介を行う共通バス回路（Ｃ―BUS）１６、シ
フトアウト信号を記憶素子で一段受けるインジケ
ータ（OVF）１７および該インジケータ１７の
出力信号と前記“１”発生回路９の出力信号を比
較する比較回路路（CMPC）１８から構成されて
いる。また各分割回路単位内の記憶素子はシフト
レジスタを構成するように順次、直列にデータパ
スで接続されている。
次に本実施例の動作を第１図から第３図を参照
して詳細に説明する。まず前記選択レジスタ２に
分割回路単位選択情報を設定する。前記選択レジ
スタ２により選択された分割回路単位内の記憶素
子内容が前記レジスタ７に読出されると同時に前
記分割回路単位内には論理値“０”が書込まれ
る。この動作は、前記カウンタ８が初期設定さ
れ、前記分割回路単位のシフトアウト情報がシフ
トアウト線５１を介して与えられた選択回路３で
は結線５３を介して送られてくる前記レジスタ２
の出力信号に基き前記分割回路単位のシフトアウ
ト情報が選択される。前記選択レジスタ３の出力
信号は線５４を介して選択回路６に送られ、前記
選択回路６でも選択回路３の出力信号が選択され
シフトバツフア７の入力信号となる。これととも
に選択回路１１では前記“０”発生回路１０の出
力信号が選択され選択回路１１の出力信号である
分割回路単位シフトイン情報がシフトイン線５２
を介して各分割回路単位に送られる。この状態で
シフトバツフア７と選択された分割回路単位とが
１ビツトずつシフト動作するように指示しながら
前記カウンタ８にプラス１し、シフト動作終了検
出のためのシフト終了検出値設定レジスタ
（EDR）１２の値と前記カウンタ８の計数値とが
比較回路（CMPA）１３で比較され一致するまで
シフト動作が繰返され一致したら終了する。第３
図を参照すると、シフト開始前の状態をケース１
で表せば、シフト完了後はケース２で示されるよ
うに、前記シフトバツフア７には分割回路単位内
の記憶素子の内容が読込まれ前記選択された分割
回路単位には論理値“０”が書込まれている。
して詳細に説明する。まず前記選択レジスタ２に
分割回路単位選択情報を設定する。前記選択レジ
スタ２により選択された分割回路単位内の記憶素
子内容が前記レジスタ７に読出されると同時に前
記分割回路単位内には論理値“０”が書込まれ
る。この動作は、前記カウンタ８が初期設定さ
れ、前記分割回路単位のシフトアウト情報がシフ
トアウト線５１を介して与えられた選択回路３で
は結線５３を介して送られてくる前記レジスタ２
の出力信号に基き前記分割回路単位のシフトアウ
ト情報が選択される。前記選択レジスタ３の出力
信号は線５４を介して選択回路６に送られ、前記
選択回路６でも選択回路３の出力信号が選択され
シフトバツフア７の入力信号となる。これととも
に選択回路１１では前記“０”発生回路１０の出
力信号が選択され選択回路１１の出力信号である
分割回路単位シフトイン情報がシフトイン線５２
を介して各分割回路単位に送られる。この状態で
シフトバツフア７と選択された分割回路単位とが
１ビツトずつシフト動作するように指示しながら
前記カウンタ８にプラス１し、シフト動作終了検
出のためのシフト終了検出値設定レジスタ
（EDR）１２の値と前記カウンタ８の計数値とが
比較回路（CMPA）１３で比較され一致するまで
シフト動作が繰返され一致したら終了する。第３
図を参照すると、シフト開始前の状態をケース１
で表せば、シフト完了後はケース２で示されるよ
うに、前記シフトバツフア７には分割回路単位内
の記憶素子の内容が読込まれ前記選択された分割
回路単位には論理値“０”が書込まれている。
次に選択された分割回路単位内の記憶素子の存
在を判定するには、まず前記カウンタ８が初期設
定され“１”発生回路９および選択回路１１の信
号により分割回路単位のシフトイン情報が論理値
“１”とされ、これをシフトイン線５２を介して
前記選択された分割回路単位に送り込む。実質的
なシフト動作は行れないためもし記憶素子が存在
すれば第３図ケース２のシフトアウト情報で示さ
れるように論理値“０”が、もし記憶素子が存在
しなければ前記シフトイン情報の論理値“１”が
そのまゝシフトアウトされる。前記選択回路３の
出力信号と“１”発生回路９の出力信号とを比較
回路１４で比較することにより、比較結果が一致
していれば前記選択された分割回路単位内には記
憶素子が存在しないことになり、前記カウンタ８
の値は“０”であるから前記カウンタ８の値が線
５５および共通パス１６を介して読出される。
在を判定するには、まず前記カウンタ８が初期設
定され“１”発生回路９および選択回路１１の信
号により分割回路単位のシフトイン情報が論理値
“１”とされ、これをシフトイン線５２を介して
前記選択された分割回路単位に送り込む。実質的
なシフト動作は行れないためもし記憶素子が存在
すれば第３図ケース２のシフトアウト情報で示さ
れるように論理値“０”が、もし記憶素子が存在
しなければ前記シフトイン情報の論理値“１”が
そのまゝシフトアウトされる。前記選択回路３の
出力信号と“１”発生回路９の出力信号とを比較
回路１４で比較することにより、比較結果が一致
していれば前記選択された分割回路単位内には記
憶素子が存在しないことになり、前記カウンタ８
の値は“０”であるから前記カウンタ８の値が線
５５および共通パス１６を介して読出される。
前記選択された分割回路単位内に記憶素子が存
在する場合には“１”発生回路９、および選択回
路１１の信号によりシフトイン線５２を介して分
割回路単位にシフトイン情報が論理値“１”とし
て与えられる。前記選択された分割回路単位に１
ビツトシフト指示して論理値“１”が書込まれ
る。この状態が第３図のケース３に示される。
在する場合には“１”発生回路９、および選択回
路１１の信号によりシフトイン線５２を介して分
割回路単位にシフトイン情報が論理値“１”とし
て与えられる。前記選択された分割回路単位に１
ビツトシフト指示して論理値“１”が書込まれ
る。この状態が第３図のケース３に示される。
次に“０”発生回路１０および選択回路１１を
用いて、スキヤンイン線５２を介して分割回路単
位にシフトイン情報を論理値“０”とする。前記
選択された分割回路単位に１ビツトシフト指示を
行ないながら、インジケータ１７に選択回路３の
出力信号を結線５４を介して設定し、前記カウン
タ８の値をプラス１する。前記インジケータ１７
の出力信号と“１”発生回路９の出力信号を前記
比較回路１８で比較し一致するまで、前記選択さ
れた分割回路単位に１ビツトシフトを指示し、も
し、一致したら前記１ビツトシフト指示を停止す
る。この状態が第３図のケース４に示され、その
時の前記カウンタ８の値が前記選択された分割回
路単位内の記憶素子のビツト数を示す。第３図の
例ではビツト数が４の場合である。
用いて、スキヤンイン線５２を介して分割回路単
位にシフトイン情報を論理値“０”とする。前記
選択された分割回路単位に１ビツトシフト指示を
行ないながら、インジケータ１７に選択回路３の
出力信号を結線５４を介して設定し、前記カウン
タ８の値をプラス１する。前記インジケータ１７
の出力信号と“１”発生回路９の出力信号を前記
比較回路１８で比較し一致するまで、前記選択さ
れた分割回路単位に１ビツトシフトを指示し、も
し、一致したら前記１ビツトシフト指示を停止す
る。この状態が第３図のケース４に示され、その
時の前記カウンタ８の値が前記選択された分割回
路単位内の記憶素子のビツト数を示す。第３図の
例ではビツト数が４の場合である。
このようにしてテーブル等によらず分割回路単
位内の記憶素子のビツト数を読出すことが可能と
なる。
位内の記憶素子のビツト数を読出すことが可能と
なる。
なお、ここで読出されたビツト数を診断インタ
フエース上での編集情報として利用することによ
り保守診断プロセツサ上でデータ転送のために準
備されるメモリエリアの無駄なエリアを必要最小
限にすることが可能となる。
フエース上での編集情報として利用することによ
り保守診断プロセツサ上でデータ転送のために準
備されるメモリエリアの無駄なエリアを必要最小
限にすることが可能となる。
本発明には保守診断プロセツサ上のデータ転送
用メモリエリアにおける無駄なエリアを必要最小
限にするとともに、記憶素子ビツト数の変更にも
テーブル変更等を行うことなく容易に対処できる
という効果がある。
用メモリエリアにおける無駄なエリアを必要最小
限にするとともに、記憶素子ビツト数の変更にも
テーブル変更等を行うことなく容易に対処できる
という効果がある。
第１図は本発明の一実施例を示す図、第２図は
本発明の動作を説明するための図および第３図は
シフト動作を説明するための図である。 １……分割回路単位、２……分割回路単位選択
用シフトレジスタ、３……選択回路、４……シフ
トレジスタ、５……カウンタ、６……選択回路、
７……シフトバツフア、８……カウンタ、９……
論理値“１”発生回路、１０……論理値“０”発
生回路、１１……選択回路、１２……シフト終了
検出値設定レジスタ、１３，１４，１８……比較
回路、１５……シフト制御回路、１６……共通バ
ス回路、１７……インジケータ、５１……シフト
アウト信号、５２……シフトイン信号。
本発明の動作を説明するための図および第３図は
シフト動作を説明するための図である。 １……分割回路単位、２……分割回路単位選択
用シフトレジスタ、３……選択回路、４……シフ
トレジスタ、５……カウンタ、６……選択回路、
７……シフトバツフア、８……カウンタ、９……
論理値“１”発生回路、１０……論理値“０”発
生回路、１１……選択回路、１２……シフト終了
検出値設定レジスタ、１３，１４，１８……比較
回路、１５……シフト制御回路、１６……共通バ
ス回路、１７……インジケータ、５１……シフト
アウト信号、５２……シフトイン信号。
Claims (1)
- 【特許請求の範囲】 １ 外部から制御可能なレジスタ手段と、 複数の記憶素子を備えた複数の論理回路を有す
る被診断部と、 前記複数の論理回路のうち少なくとも１つを選
択する選択手段と、 シフトレジスタを形成するように前記選択手段
により選択された論理回路に含まれる複数の記憶
素子を接続するデータパス手段と、 このデータパス手段により形成されたシフトレ
ジスタと前記レジスタ手段とを接続する接続手段
と、 前記シフトレジスタにおける記憶素子の数を計
数する計数手段と、 この計数手段の計数結果を外部に取り出す手段
とを含むことを特徴とする論理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56009986A JPS57123459A (en) | 1981-01-26 | 1981-01-26 | Logic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56009986A JPS57123459A (en) | 1981-01-26 | 1981-01-26 | Logic device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57123459A JPS57123459A (en) | 1982-07-31 |
| JPS6126696B2 true JPS6126696B2 (ja) | 1986-06-21 |
Family
ID=11735198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56009986A Granted JPS57123459A (en) | 1981-01-26 | 1981-01-26 | Logic device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57123459A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63156263A (ja) * | 1986-12-20 | 1988-06-29 | Fujitsu Ltd | アダプタのメインテナンス方式 |
-
1981
- 1981-01-26 JP JP56009986A patent/JPS57123459A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57123459A (en) | 1982-07-31 |
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