JPS61266098A - パルスモ−タ制御装置 - Google Patents
パルスモ−タ制御装置Info
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- JPS61266098A JPS61266098A JP60108719A JP10871985A JPS61266098A JP S61266098 A JPS61266098 A JP S61266098A JP 60108719 A JP60108719 A JP 60108719A JP 10871985 A JP10871985 A JP 10871985A JP S61266098 A JPS61266098 A JP S61266098A
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- phase coil
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- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical group [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000006378 damage Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
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- 230000000694 effects Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P8/00—Arrangements for controlling dynamo-electric motors rotating step by step
- H02P8/14—Arrangements for controlling speed or speed and torque
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Stepping Motors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は４相コイルで駆動されるパルスモータ制御装
置に関する。
置に関する。
［従来の技術］
従来、この種のパルスモータ制御装置としては、第３図
に示すものが知られている。これは十ＶＭ端子と接地と
の間にパルスモータのＡ相、Ｂ相、Ｃ相、Ｄ相の各相コ
イル１ａ、１ｂ、１Ｃ１１ｄをそれぞれＮＰＮ形のトラ
ンジスタ２ａ１２ｂ。
に示すものが知られている。これは十ＶＭ端子と接地と
の間にパルスモータのＡ相、Ｂ相、Ｃ相、Ｄ相の各相コ
イル１ａ、１ｂ、１Ｃ１１ｄをそれぞれＮＰＮ形のトラ
ンジスタ２ａ１２ｂ。
２ｃ、２ｄを介して接続している。前記各相コイル１ａ
、１ｂ、１ｃ、１ｄにはそれぞれサージ吸収回路として
ツェナーダイオード３ａ、３ｂ、３ｃ、３ｄとダイオー
ド４ａ、４ｂ、４ｃ、４ｄとの直列回路が図示極性にし
て並列に接続されている。前記Ａ相コイル１ａとＣ相コ
イル１Ｃとは同一鉄心に互いに逆極性になるように巻装
され、また前記Ｂ相コイル１ｂとＤ相コイル１ｄとは同
一鉄心に互いに逆極性になるように巻装されている。
、１ｂ、１ｃ、１ｄにはそれぞれサージ吸収回路として
ツェナーダイオード３ａ、３ｂ、３ｃ、３ｄとダイオー
ド４ａ、４ｂ、４ｃ、４ｄとの直列回路が図示極性にし
て並列に接続されている。前記Ａ相コイル１ａとＣ相コ
イル１Ｃとは同一鉄心に互いに逆極性になるように巻装
され、また前記Ｂ相コイル１ｂとＤ相コイル１ｄとは同
一鉄心に互いに逆極性になるように巻装されている。
一方、ｃｐｕ ＜中央処理装置）５に制御用ＲＯＭ（リ
ード・オンリー・メモリ）６、制御用ＲＡＭ（ランダム
・アクセス・メモリ）７及び相出力ラッチ回路８をデー
タバス９を介して接続している。前記ＣＰＵ５は前記Ｒ
ＯＭ６のプログラムデータに基いて桁制御データをデー
タ書込み信号Ｓとともに前記相出力ラッチ回路８に供給
する。前記桁制御ラッチ回路８はデータ書込み信号Ｓの
入力があるとパスライン９から相ＩＩＩＩＩｌデータを
取込みラッチする。そしてその出力端子Ｑｌ 、Ｑ２、
Ｑｌ 、Ｑ４から前記各トランジスタ２ａ、２ｂ、２Ｃ
１２ｄのベースに相制御信号をそれぞれ出力する。
ード・オンリー・メモリ）６、制御用ＲＡＭ（ランダム
・アクセス・メモリ）７及び相出力ラッチ回路８をデー
タバス９を介して接続している。前記ＣＰＵ５は前記Ｒ
ＯＭ６のプログラムデータに基いて桁制御データをデー
タ書込み信号Ｓとともに前記相出力ラッチ回路８に供給
する。前記桁制御ラッチ回路８はデータ書込み信号Ｓの
入力があるとパスライン９から相ＩＩＩＩＩｌデータを
取込みラッチする。そしてその出力端子Ｑｌ 、Ｑ２、
Ｑｌ 、Ｑ４から前記各トランジスタ２ａ、２ｂ、２Ｃ
１２ｄのベースに相制御信号をそれぞれ出力する。
前記ＣＰＵ５から前記相出力ラッチ回路８に供給される
相ＩＩＩ ＭＵデータ及びデータ書込み信号Ｓのタイミ
ングは第４図の（ａ）、（ｂ）で示すようになっており
、データ書込み信号Ｓを入力して相出力ラッチ回路８は
第４図の（Ｃ）、（ｄ）、（１、（ｆ）で示すように変
化する。すなわち、期間Ｔ１では金相がＯＦＦしている
が期間Ｔ２になるとＡ、Ｂ相がハイレベル、Ｃ，Ｄ相が
ローレベルとなる。すなわち、出力端子Ｑ１．Ｑ２がハ
イレベル、出力端子Ｑ３ 、Ｑ４がローレベルとなオ る。これによりトランジスタ２ａ１２ｂがｌンし、Ａ相
コイル１ａ、Ｂ相コイル１ｂへの通電が行われる。次の
Ｔ３期間では出力端子Ｑ２ 、Ｑｌがハイレベルとなり
、出力端子Ｑ４ 、ＱｌがローレベルとなってＢ相コイ
ル１ｂ、Ｃ相コイル１Ｃへの通電が行われる。次のＴ４
期間では出力端子Ｑ３、Ｑ４がハイレベルとなり、出力
端子Ｑｌ 、Ｑ２がローレベルとなってＣ相コイル１ｃ
、Ｄ相コイル１ｄへの通電が行われる。さらに次のＴ５
期間では出力端子Ｑ４ 、Ｑｓがハイレベルとなり、出
力端子Ｑ２ 、ＱｌがローレベルとなってＤ相コイル’
ｌｄ、Ａ相コイル１ａへの通電が行われる。さらに次の
Ｔ６期間では出力端子Ｑｌ 、Ｑ２がハイレベルとなり
、出力端子Ｑ３ 、Ｑ４がローレベルとなってＡ相コイ
ル１ａ、Ｂ相コイル１ｂへの通電が行われる。このよう
にしてＡＢ相、ＢＣ相、ＣＤ相、ＤＡ相の順に交互に通
電が切換えられる。
相ＩＩＩ ＭＵデータ及びデータ書込み信号Ｓのタイミ
ングは第４図の（ａ）、（ｂ）で示すようになっており
、データ書込み信号Ｓを入力して相出力ラッチ回路８は
第４図の（Ｃ）、（ｄ）、（１、（ｆ）で示すように変
化する。すなわち、期間Ｔ１では金相がＯＦＦしている
が期間Ｔ２になるとＡ、Ｂ相がハイレベル、Ｃ，Ｄ相が
ローレベルとなる。すなわち、出力端子Ｑ１．Ｑ２がハ
イレベル、出力端子Ｑ３ 、Ｑ４がローレベルとなオ る。これによりトランジスタ２ａ１２ｂがｌンし、Ａ相
コイル１ａ、Ｂ相コイル１ｂへの通電が行われる。次の
Ｔ３期間では出力端子Ｑ２ 、Ｑｌがハイレベルとなり
、出力端子Ｑ４ 、ＱｌがローレベルとなってＢ相コイ
ル１ｂ、Ｃ相コイル１Ｃへの通電が行われる。次のＴ４
期間では出力端子Ｑ３、Ｑ４がハイレベルとなり、出力
端子Ｑｌ 、Ｑ２がローレベルとなってＣ相コイル１ｃ
、Ｄ相コイル１ｄへの通電が行われる。さらに次のＴ５
期間では出力端子Ｑ４ 、Ｑｓがハイレベルとなり、出
力端子Ｑ２ 、ＱｌがローレベルとなってＤ相コイル’
ｌｄ、Ａ相コイル１ａへの通電が行われる。さらに次の
Ｔ６期間では出力端子Ｑｌ 、Ｑ２がハイレベルとなり
、出力端子Ｑ３ 、Ｑ４がローレベルとなってＡ相コイ
ル１ａ、Ｂ相コイル１ｂへの通電が行われる。このよう
にしてＡＢ相、ＢＣ相、ＣＤ相、ＤＡ相の順に交互に通
電が切換えられる。
［発明が解決しようとする問題点］
ところでトランジスタはターン・オン時間よりもターン
・オフ時間が長いため、例えばＡＢ相からＢＣ相に切替
わる場合を考えると、このときはトランジスタ２ａがタ
ーン・オフするとともにトランジスタ２Ｃがターン・オ
ンする。しかして、この切替わり時にはトランジスタ２
ａと２０が同時にオンする状態が生じる。このときＡ相
コイル１ａとＣ相コイル１Ｃは同一鉄心に互いに逆極性
になるように巻装されているため、各コイル１ａ。
・オフ時間が長いため、例えばＡＢ相からＢＣ相に切替
わる場合を考えると、このときはトランジスタ２ａがタ
ーン・オフするとともにトランジスタ２Ｃがターン・オ
ンする。しかして、この切替わり時にはトランジスタ２
ａと２０が同時にオンする状態が生じる。このときＡ相
コイル１ａとＣ相コイル１Ｃは同一鉄心に互いに逆極性
になるように巻装されているため、各コイル１ａ。
１Ｃのインダンタンス分は互いに打ち消されてゼロとな
る。しかして、各コイルｉａ、ｉｃは抵抗分のみとなり
、大きな電流が流れる。このように相コイルに大きな電
流が流れるとトランジスタ２ａ〜２ｄが破壊される問題
があった。
る。しかして、各コイルｉａ、ｉｃは抵抗分のみとなり
、大きな電流が流れる。このように相コイルに大きな電
流が流れるとトランジスタ２ａ〜２ｄが破壊される問題
があった。
この発明はこのような問題を解決するために為されたも
ので、トランジスタの破壊を防止でき、信頼性を向上で
きるパルスモータ制御装置を提供することを目的とする
。
ので、トランジスタの破壊を防止でき、信頼性を向上で
きるパルスモータ制御装置を提供することを目的とする
。
［問題点を解決するための手段］
この発明はＡ相、Ｂ相、Ｃ相、Ｄ相の４つの相コイルを
設け、Ａ相コイルとＣ相コイルを同一鉄心に互いに逆極
性になるように巻装するとともにＢ相コイルとＤ相コイ
ルを同一鉄心に互いに逆極性になるように巻装し、各相
コイルに対する通電をその各相コイルに直列に接続され
たトランジスタを選択的にオン、オフ制御してＡＢ相、
ＢＣ相、ＣＤ相、ＯＡ相の順に切換え制御するパルスモ
ータ制御装置において、各相コイルに対する通電をＡＢ
相、ＢＣ相、ＣＤ相、ＤＡ相の順に切換え制御する相制
御信号の立上がりのみを少なくともトランジスタのター
ン・オフ時間以上遅らせる制御を行なう手段を設けたも
のである。
設け、Ａ相コイルとＣ相コイルを同一鉄心に互いに逆極
性になるように巻装するとともにＢ相コイルとＤ相コイ
ルを同一鉄心に互いに逆極性になるように巻装し、各相
コイルに対する通電をその各相コイルに直列に接続され
たトランジスタを選択的にオン、オフ制御してＡＢ相、
ＢＣ相、ＣＤ相、ＯＡ相の順に切換え制御するパルスモ
ータ制御装置において、各相コイルに対する通電をＡＢ
相、ＢＣ相、ＣＤ相、ＤＡ相の順に切換え制御する相制
御信号の立上がりのみを少なくともトランジスタのター
ン・オフ時間以上遅らせる制御を行なう手段を設けたも
のである。
［作用］
このような構成の本発明においては、各相コイルへの通
電をＩＩＩ ｔｌＯするトランジスタをターン・オンさ
せる相制御信号の立ち上がりを少なくともそのトランジ
スタのターン・オフ時間以上遅らせることによって２つ
トランジスタが同時にオンする状態を無くし、同一鉄心
に巻装されている２つの相コイルが同時に通電されない
ようにしている。
電をＩＩＩ ｔｌＯするトランジスタをターン・オンさ
せる相制御信号の立ち上がりを少なくともそのトランジ
スタのターン・オフ時間以上遅らせることによって２つ
トランジスタが同時にオンする状態を無くし、同一鉄心
に巻装されている２つの相コイルが同時に通電されない
ようにしている。
［発明の実施例コ
以下、この発明の実施例を図面を参照して説明する。
＋ＶＭ端子と接地間にパルスモータのＡ相、Ｂ相、Ｃ相
、Ｄ相の各相コイル１１ａ、１１ｂ、１１ｃ、１１ｄを
それぞれＮＰＮ形のトランジスタ１２ａ、１２ｂ、１２
ｃ、１２ｄを介して接続している。前記各相コイル１１
ａ、１１ｂ、１１Ｃ，１１ｄにはそれぞれサージ吸収回
路としてツェナーダイオード１３ａ、１３ｂ、１３ｃ、
１３ｄとダイオード１４ａ、１４ｂ、１４ｃ、１４ｄと
の直列回路が図示極性にして並列に接続されている。前
記Ａ相コイル１１ａとＣ相コイル１１Ｃとは同一鉄心に
互いに逆極性になるように巻装され、また前記Ｂ相コイ
ル１１ｂとＤ相コイル１１ｄとは同一鉄心に互いに逆極
性になるように巻装されている。
、Ｄ相の各相コイル１１ａ、１１ｂ、１１ｃ、１１ｄを
それぞれＮＰＮ形のトランジスタ１２ａ、１２ｂ、１２
ｃ、１２ｄを介して接続している。前記各相コイル１１
ａ、１１ｂ、１１Ｃ，１１ｄにはそれぞれサージ吸収回
路としてツェナーダイオード１３ａ、１３ｂ、１３ｃ、
１３ｄとダイオード１４ａ、１４ｂ、１４ｃ、１４ｄと
の直列回路が図示極性にして並列に接続されている。前
記Ａ相コイル１１ａとＣ相コイル１１Ｃとは同一鉄心に
互いに逆極性になるように巻装され、また前記Ｂ相コイ
ル１１ｂとＤ相コイル１１ｄとは同一鉄心に互いに逆極
性になるように巻装されている。
一方、ｃｐｕ ＜中央処理装置・）１５に制御用ＲＯＭ
（リード・オンリー・メモリ）１６、制御用ＲＡＭ （
ランダム・アクセス・メモリ）１７及び第１の相出力ラ
ッチ回路１８をデータバス１９を介して接続している。
（リード・オンリー・メモリ）１６、制御用ＲＡＭ （
ランダム・アクセス・メモリ）１７及び第１の相出力ラ
ッチ回路１８をデータバス１９を介して接続している。
前記ＣＰＵ１５は前記ＲＯＭ１６のプログラムデータに
基いて相制御データをデータ書込み信号Ｓ１とともに前
記第１の相出力ラッチ回路１８に供給する。前記第１の
相制御ラッチ回路１８はデータ書込み信号Ｓ１の入力が
あるとパスライン１９から相制御データを取込みラッチ
する。そしてその出力端子Ｑｌ 、Ｑ２、Ｑ３ 、Ｑ４
から相制御信号を第２の相出力ラッチ回路２０に供給す
るとともに、２人力形の４つのアンドゲート２１．２２
．２３．２４の一方の入力端子にそれぞれ供給している
。前記ＣＰｔＪ１５からのデータ書込み信号Ｓ１はまた
単安定回路２５にトリガー信号として供給されている。
基いて相制御データをデータ書込み信号Ｓ１とともに前
記第１の相出力ラッチ回路１８に供給する。前記第１の
相制御ラッチ回路１８はデータ書込み信号Ｓ１の入力が
あるとパスライン１９から相制御データを取込みラッチ
する。そしてその出力端子Ｑｌ 、Ｑ２、Ｑ３ 、Ｑ４
から相制御信号を第２の相出力ラッチ回路２０に供給す
るとともに、２人力形の４つのアンドゲート２１．２２
．２３．２４の一方の入力端子にそれぞれ供給している
。前記ＣＰｔＪ１５からのデータ書込み信号Ｓ１はまた
単安定回路２５にトリガー信号として供給されている。
前記単安定回路２５は信号Ｓ１の入力により、その出力
端子ζから一定時間経過後に前記第２の相出力ラッチ回
路２０にデータ書込み信号Ｓ２を出力している。前記第
２の相出力ラッチ回路２０はデータ書込み信号＄２の入
力があると前記第１の相出力ラッチ回路１８から相制御
信号を取込みラッチする。そしてその出力端子Ｑｌ 、
Ｑ２ 、Ｑ３ 、 Ｑ４から相制御信号を前記各アンド
ゲート２１．２２．２３．２４の他方の入力端子にそれ
ぞれ供給している。前記各アンドゲート２１．２２．２
３．２４の出力をそれぞれ前記各トランジスタ１２ａ、
１２ｂ、１２Ｇ、１２ｄに供給して゛いる。
端子ζから一定時間経過後に前記第２の相出力ラッチ回
路２０にデータ書込み信号Ｓ２を出力している。前記第
２の相出力ラッチ回路２０はデータ書込み信号＄２の入
力があると前記第１の相出力ラッチ回路１８から相制御
信号を取込みラッチする。そしてその出力端子Ｑｌ 、
Ｑ２ 、Ｑ３ 、 Ｑ４から相制御信号を前記各アンド
ゲート２１．２２．２３．２４の他方の入力端子にそれ
ぞれ供給している。前記各アンドゲート２１．２２．２
３．２４の出力をそれぞれ前記各トランジスタ１２ａ、
１２ｂ、１２Ｇ、１２ｄに供給して゛いる。
前記ＣＰＵ１５から前記第１の相出力ラッチ回路１８に
供給される相制御データ及びデータ書込み信号Ｓ１のタ
イミングは第２図の（ａ）、（ｂ）で示すようになって
いる。
供給される相制御データ及びデータ書込み信号Ｓ１のタ
イミングは第２図の（ａ）、（ｂ）で示すようになって
いる。
このような構成の本発明実施例ではＴ１期間における金
相ＯＦＦの状態からデータ書込み信号Ｓ１が第１の相出
力ラッチ回路１８に入力されＴ２期間になると、そのラ
ッチ回路１８は出力端子Ｑｒ 、Ｑ２ 、Ｑ３ 、Ｑ４
から第２図の（Ｃ）、１）、（ｅ）、（ｆ）に示すよう
な相制御信号が出力される。また、データ書込み信号Ｓ
１によって単安定回路２５が動作し、その出力端子Ｑか
ら第２図の（Ｑ）で示すデータ書込み信号Ｓ２を出力す
る。すなわち、その出力端子Ｑから一定時間ローレベル
となる信号を出力する。このときの一定時間は各トラン
ジスタ１２ａ、１２ｂ、１２ｃ、１２ｄのターン・オフ
時間以上に設定されている。しかして、一定時間経過後
に単安定回路２５の出力端子Ｑからの出力がハイレベル
となり、第２の相出力ラッチ回路２０は第１の相出力ラ
ッチ回路１８からの相制御信号を取込みラッチする。
相ＯＦＦの状態からデータ書込み信号Ｓ１が第１の相出
力ラッチ回路１８に入力されＴ２期間になると、そのラ
ッチ回路１８は出力端子Ｑｒ 、Ｑ２ 、Ｑ３ 、Ｑ４
から第２図の（Ｃ）、１）、（ｅ）、（ｆ）に示すよう
な相制御信号が出力される。また、データ書込み信号Ｓ
１によって単安定回路２５が動作し、その出力端子Ｑか
ら第２図の（Ｑ）で示すデータ書込み信号Ｓ２を出力す
る。すなわち、その出力端子Ｑから一定時間ローレベル
となる信号を出力する。このときの一定時間は各トラン
ジスタ１２ａ、１２ｂ、１２ｃ、１２ｄのターン・オフ
時間以上に設定されている。しかして、一定時間経過後
に単安定回路２５の出力端子Ｑからの出力がハイレベル
となり、第２の相出力ラッチ回路２０は第１の相出力ラ
ッチ回路１８からの相制御信号を取込みラッチする。
こうして第２の相出力ラッチ回路２０の出力端子Ｑ１、
Ｑ２、Ｑ３、Ｑ４からは第２図の（ｈ）、（ｉ）、（Ｊ
）、（ｋ）で示すような相ＩＩ ｔｌ］信号が出力され
る。しかして、各アンドゲート２１．２２．２３．２４
からは第２図の（１）、＜ｍ）、（ｎ）、（０）に示す
ような立上がりのみが一定時間遅れた相制御信号がそれ
ぞれ各トランジスタ１２ａ、１２ｂ、１２ｃ、１２ｄの
ベースニ供給される。こうしてＡ相コイル１１ａ、Ｂ相
コイル１１ｂのみが通電される。
Ｑ２、Ｑ３、Ｑ４からは第２図の（ｈ）、（ｉ）、（Ｊ
）、（ｋ）で示すような相ＩＩ ｔｌ］信号が出力され
る。しかして、各アンドゲート２１．２２．２３．２４
からは第２図の（１）、＜ｍ）、（ｎ）、（０）に示す
ような立上がりのみが一定時間遅れた相制御信号がそれ
ぞれ各トランジスタ１２ａ、１２ｂ、１２ｃ、１２ｄの
ベースニ供給される。こうしてＡ相コイル１１ａ、Ｂ相
コイル１１ｂのみが通電される。
次にＴ３期間になると、第１の相出力ラッチ回路１８か
らの出力が第２図の（Ｃ）、（ｄ）、（ｅ）、（ｆ）に
示すように変化するので、第２の相出力ラッチ回路２０
からの出力も第２図の（ｈ）、（ｉ）、（ｊ）、（ｋ）
で示すように変化し、各アンドゲート２１．２２．２３
．２４からは第２図の（１）、（ｍ）、（ｎ）、（ｏ）
に示すような立上がりのみが一定時Ｉｉ遅れた相制御信
号がそれぞれ各トランジスタ１２ａ、１２ｂ。
らの出力が第２図の（Ｃ）、（ｄ）、（ｅ）、（ｆ）に
示すように変化するので、第２の相出力ラッチ回路２０
からの出力も第２図の（ｈ）、（ｉ）、（ｊ）、（ｋ）
で示すように変化し、各アンドゲート２１．２２．２３
．２４からは第２図の（１）、（ｍ）、（ｎ）、（ｏ）
に示すような立上がりのみが一定時Ｉｉ遅れた相制御信
号がそれぞれ各トランジスタ１２ａ、１２ｂ。
１２ｃ、１２ｄのベースに供給される。こうしてＢ相コ
イル１１ｂ、Ｃ相コイル１１ｃのみが通電される。以下
同様にしてＴ４期閲ではＣ相コイル１１ｃ、Ｄ相コイル
１１ｄのみが通電され、Ｔｓ明期間はＤ相コイル１１
ｄ、 Ａ相コイル１１ａのみが通電され、■６期間では
再度Ａ相コイル１１ａ、Ｂ相コイル１１ｂのみが通電さ
れる。このようにして各相コイル１１ａ、１１ｂ、１１
ｃ、１１ｄはＡＢ相、ＢＣ相、ＣＤ相、ＤＡ相の順に交
互に切換え通電されてモータは回転する。
イル１１ｂ、Ｃ相コイル１１ｃのみが通電される。以下
同様にしてＴ４期閲ではＣ相コイル１１ｃ、Ｄ相コイル
１１ｄのみが通電され、Ｔｓ明期間はＤ相コイル１１
ｄ、 Ａ相コイル１１ａのみが通電され、■６期間では
再度Ａ相コイル１１ａ、Ｂ相コイル１１ｂのみが通電さ
れる。このようにして各相コイル１１ａ、１１ｂ、１１
ｃ、１１ｄはＡＢ相、ＢＣ相、ＣＤ相、ＤＡ相の順に交
互に切換え通電されてモータは回転する。
このような動作において、例えばＴ２期間からＴ３期間
への切換えを考えると、このときにはトランジスタ１２
ｃがターン・オンする一定時１！ｔｌにトランジスタ１
２ａがターン・オフすることになる。しかして、この一
定時間においてトランジスタ１２ａは確実にオフ状態と
なる。従って、トランジスタ１２ｃがターン・オンする
ときにはトランジスタ１２ａは確実にオフ状態になって
いるので、Ａ相コイル１１ａとＣ相コイル１１ｃとに同
時に通電が行われることはない。このことはＴ３期間か
らＴ４期間に切替わるときのトランジスタ１２ｂとトラ
ンジスタ１２ｄとの関係、Ｔ４期間からＴｓ ｊｌｌｆ
ｌｌに切替わるときのトランジスタ１２ｃとトランジス
タ１２ａとの関係、Ｔｓ明期間らＴ６期間に切替わると
きのトランジスタ１２ｄとトランジスタ１２ｂとの関係
についても同様である。
への切換えを考えると、このときにはトランジスタ１２
ｃがターン・オンする一定時１！ｔｌにトランジスタ１
２ａがターン・オフすることになる。しかして、この一
定時間においてトランジスタ１２ａは確実にオフ状態と
なる。従って、トランジスタ１２ｃがターン・オンする
ときにはトランジスタ１２ａは確実にオフ状態になって
いるので、Ａ相コイル１１ａとＣ相コイル１１ｃとに同
時に通電が行われることはない。このことはＴ３期間か
らＴ４期間に切替わるときのトランジスタ１２ｂとトラ
ンジスタ１２ｄとの関係、Ｔ４期間からＴｓ ｊｌｌｆ
ｌｌに切替わるときのトランジスタ１２ｃとトランジス
タ１２ａとの関係、Ｔｓ明期間らＴ６期間に切替わると
きのトランジスタ１２ｄとトランジスタ１２ｂとの関係
についても同様である。
このように、トランジスタをスイッチング制御するとき
、ターン・オンするトランジスタのオン動作開始時間を
ターン・オフするトランジスタが確実にオフするまで遅
らせているので、同一鉄心に巻装された２つの相コイル
に同時に電流が流れることがなく、従ってコイルのイン
ダンタンス成分が打ち消されることなく、各トランジス
タ１２ａ、１２ｂ、１２ｃ、１２ｄに大きな電流が流れ
る虞れはない。こうしてトランジスタを破壊から防止す
ることができる。
、ターン・オンするトランジスタのオン動作開始時間を
ターン・オフするトランジスタが確実にオフするまで遅
らせているので、同一鉄心に巻装された２つの相コイル
に同時に電流が流れることがなく、従ってコイルのイン
ダンタンス成分が打ち消されることなく、各トランジス
タ１２ａ、１２ｂ、１２ｃ、１２ｄに大きな電流が流れ
る虞れはない。こうしてトランジスタを破壊から防止す
ることができる。
なお、前記実施例では２つＺ相出力ラッチ回路、単安定
回路及びアンドゲートで構成されるハードウェア回路で
トランジスタのターン・オン時間をトランジスタのター
ン・オフ時間以上遅らせる制御を行なったが必ずしもこ
れに限定されるものではなく、この制御をプログラムに
よる純ソフトウェアで構成することもできる。なお、こ
の場合も相出力ラッチ回路は１個必要となる。
回路及びアンドゲートで構成されるハードウェア回路で
トランジスタのターン・オン時間をトランジスタのター
ン・オフ時間以上遅らせる制御を行なったが必ずしもこ
れに限定されるものではなく、この制御をプログラムに
よる純ソフトウェアで構成することもできる。なお、こ
の場合も相出力ラッチ回路は１個必要となる。
［発明の効果コ
以上詳述したようにこの発明によれば、トランジスタの
破壊を防止でき、信頼性を向上できるパルスモータ制御
装置を提供できるものである。
破壊を防止でき、信頼性を向上できるパルスモータ制御
装置を提供できるものである。
第１図はこの発明の実施例を示す回路構成図、第２図は
同実施例の各部の出力波形図、第３図は従来例を示す回
路構成図、第４図は同従来例の各部の出力波形図である
。 １１ａ１１１ｂ１１１ｃ、 １１ｃＪ・Ａ相、Ｂ相、Ｃ
相、Ｄ相の各相コイル、１２ａ、１２ｂ、１２ｃ、１２
ｄ・・・トランジスタ、１５・・・ＣＰＵ （中央処理
装置）、１６・・・制御用ＲＯＭ（リード・オンリー・
メモリ）、１８・・・第１の相出力ラッチ回路、２０・
・・第２の相出力ラッチ回路、２５・・・単安定回路。
同実施例の各部の出力波形図、第３図は従来例を示す回
路構成図、第４図は同従来例の各部の出力波形図である
。 １１ａ１１１ｂ１１１ｃ、 １１ｃＪ・Ａ相、Ｂ相、Ｃ
相、Ｄ相の各相コイル、１２ａ、１２ｂ、１２ｃ、１２
ｄ・・・トランジスタ、１５・・・ＣＰＵ （中央処理
装置）、１６・・・制御用ＲＯＭ（リード・オンリー・
メモリ）、１８・・・第１の相出力ラッチ回路、２０・
・・第２の相出力ラッチ回路、２５・・・単安定回路。
Claims (1)
- Ａ相、Ｂ相、Ｃ相、Ｄ相の４つの相コイルを設け、Ａ相
コイルとＣ相コイルを同一鉄心に互いに逆極性になるよ
うに巻装するとともにＢ相コイルとＤ相コイルを同一鉄
心に互いに逆極性になるように巻装し、各相コイルに対
する通電をその各相コイルに直列に接続されたトランジ
スタを選択的にオン、オフ制御してＡＢ相、ＢＣ相、Ｃ
Ｄ相、ＤＡ相の順に切換え制御するパルスモータ制御装
置において、前記各相コイルに対する通電をＡＢ相、Ｂ
Ｃ相、ＣＤ相、ＤＡ相の順に切換え制御する相制御信号
の立上がりのみを少なくとも前記トランジスタのターン
・オフ時間以上遅らせる制御を行なう手段を設けたこと
を特徴とするパルスモータ制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108719A JPS61266098A (ja) | 1985-05-21 | 1985-05-21 | パルスモ−タ制御装置 |
| US06/861,563 US4692679A (en) | 1985-05-21 | 1986-05-09 | Pulse motor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108719A JPS61266098A (ja) | 1985-05-21 | 1985-05-21 | パルスモ−タ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61266098A true JPS61266098A (ja) | 1986-11-25 |
Family
ID=14491832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60108719A Pending JPS61266098A (ja) | 1985-05-21 | 1985-05-21 | パルスモ−タ制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4692679A (ja) |
| JP (1) | JPS61266098A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01318592A (ja) * | 1988-06-16 | 1989-12-25 | Energy Support Corp | ステッピングモータの安定化回路 |
| JPH04156286A (ja) * | 1990-10-17 | 1992-05-28 | Nec Corp | マイクロコンピュータ |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63140694A (ja) * | 1986-12-01 | 1988-06-13 | Janome Sewing Mach Co Ltd | ステツピングモ−タ駆動装置 |
| IT1222824B (it) * | 1987-10-05 | 1990-09-12 | Sgs Microelettrica Spa | Circuito di controllo di commutazione di corrente in carichi induttivi multipli,a singolo sensore di corrente,particolarmente per avvolgimenti di motori a passo |
| JPH0345195A (ja) * | 1989-07-12 | 1991-02-26 | Canon Inc | ステッピングモータの制御装置 |
| US6040676A (en) * | 1996-01-31 | 2000-03-21 | Parker-Hannifin Corporation | Passive electronic damping for step motor |
| US20080264625A1 (en) * | 2007-04-26 | 2008-10-30 | Brian Ochoa | Linear electric motor for an oilfield pump |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631396A (en) * | 1979-08-21 | 1981-03-30 | Fujitsu Ltd | Driving system of pulse motor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4412166A (en) * | 1981-02-26 | 1983-10-25 | International Business Machines Corporation | Stepper motor drive circuit for synchronous switching of core winding |
| US4514675A (en) * | 1983-01-14 | 1985-04-30 | Kanars Data Corporation | Electronic damper for pulse motor |
-
1985
- 1985-05-21 JP JP60108719A patent/JPS61266098A/ja active Pending
-
1986
- 1986-05-09 US US06/861,563 patent/US4692679A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631396A (en) * | 1979-08-21 | 1981-03-30 | Fujitsu Ltd | Driving system of pulse motor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01318592A (ja) * | 1988-06-16 | 1989-12-25 | Energy Support Corp | ステッピングモータの安定化回路 |
| JPH04156286A (ja) * | 1990-10-17 | 1992-05-28 | Nec Corp | マイクロコンピュータ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4692679A (en) | 1987-09-08 |
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