JPS6126256A - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JPS6126256A JPS6126256A JP14682284A JP14682284A JPS6126256A JP S6126256 A JPS6126256 A JP S6126256A JP 14682284 A JP14682284 A JP 14682284A JP 14682284 A JP14682284 A JP 14682284A JP S6126256 A JPS6126256 A JP S6126256A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14887—Blooming suppression
Landscapes
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- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は固体撮像素子の構造に係り、特にブルーミング
垂直スメアという疑似信号の抑圧に好適な構造を容易に
実現した固体撮像素子に関するものである。
垂直スメアという疑似信号の抑圧に好適な構造を容易に
実現した固体撮像素子に関するものである。
固体撮像素子は現行のテレビジョン放送で使用されてい
る撮像用電子並みの解像力を備えることを必要とし、こ
のため垂直方向に500個、水平方向に800〜100
0個を配列した絵素(光電変換素子)マトリックスとそ
れに相当する走査素子が必要となる。したがって、上部
固体撮像素子は高集積化が必要なMO8大規模回路技術
を用いて作られ、構成素子として一般↓”、、CCDあ
るいはMOSトランジスタ等が使用されている。第1図
に低雑音を特徴とするCCD型固体撮像素子の基本構成
を示す。1は例えば光ダイオードから成る光電変換素子
、2および3は光電変換素子群に蓄積された光信号を出
力端4に取り出すための垂直CODシフトレジスタ、お
よび水平シフトレジスタである。5,6は各々垂直シフ
トレジスタ、水平シフトレジスタを駆動するクロックパ
ルスを製作するクロックパルス発生器である。ここでは
2相のクロックパルス発生器を図示したが、4相あるい
は3相いずれのクロック形態を採用してもよい。また、
7は光ダイオードに蓄積された電荷を垂直シフトレジス
タ2に送り込む転送ゲートを示している。本素子はこの
ままの形態では白黒撮像素子となり、上部にカラーフィ
ルタを積層すると各光ダイオードは色情報を備えること
になりカラー撮像素子となる。
る撮像用電子並みの解像力を備えることを必要とし、こ
のため垂直方向に500個、水平方向に800〜100
0個を配列した絵素(光電変換素子)マトリックスとそ
れに相当する走査素子が必要となる。したがって、上部
固体撮像素子は高集積化が必要なMO8大規模回路技術
を用いて作られ、構成素子として一般↓”、、CCDあ
るいはMOSトランジスタ等が使用されている。第1図
に低雑音を特徴とするCCD型固体撮像素子の基本構成
を示す。1は例えば光ダイオードから成る光電変換素子
、2および3は光電変換素子群に蓄積された光信号を出
力端4に取り出すための垂直CODシフトレジスタ、お
よび水平シフトレジスタである。5,6は各々垂直シフ
トレジスタ、水平シフトレジスタを駆動するクロックパ
ルスを製作するクロックパルス発生器である。ここでは
2相のクロックパルス発生器を図示したが、4相あるい
は3相いずれのクロック形態を採用してもよい。また、
7は光ダイオードに蓄積された電荷を垂直シフトレジス
タ2に送り込む転送ゲートを示している。本素子はこの
ままの形態では白黒撮像素子となり、上部にカラーフィ
ルタを積層すると各光ダイオードは色情報を備えること
になりカラー撮像素子となる。
固体撮像素子は衆知のように小型、軽量、メインテナン
スフリー、低消費電力など電子管に較べて固体化に伴う
多くの利点を有しており次期撮像デバイスとして将来が
期待されているものである。
スフリー、低消費電力など電子管に較べて固体化に伴う
多くの利点を有しており次期撮像デバイスとして将来が
期待されているものである。
しかし乍ら、現行素子を用いて撮像しモニタ上に再生像
を出すと輝度の高い光学情報パターン(すなわち明るい
パターン)の上下にも縦縞状のパターンが現われ画質を
著しく低下させている。これは固体素子に特有の現象で
ありブルーミングと呼ばれている。
を出すと輝度の高い光学情報パターン(すなわち明るい
パターン)の上下にも縦縞状のパターンが現われ画質を
著しく低下させている。これは固体素子に特有の現象で
ありブルーミングと呼ばれている。
このブルーミングを除去する手段として最近画素構造を
第2図に示すような構造に改めたCCD型素子が発表さ
れた(Y、l5hihara et al。
第2図に示すような構造に改めたCCD型素子が発表さ
れた(Y、l5hihara et al。
“Interline CCD Image 5ens
or with an AntiBlooming 5
tructure”1982 l5SCCDig Te
ch Papors。
or with an AntiBlooming 5
tructure”1982 l5SCCDig Te
ch Papors。
p、168)。8は垂直CCDシフトレジスタを構成す
るCCD電極、9はCCDレジスタを埋め込み型にする
低濃度不純物層(例えばn型1本層は表面型の場合は不
要である)、10は基板(例えばn型)11の上に熱拡
散法により形成したウェル拡散層(例えばp型)である
。12は転送ゲートおよびCODシフトレジスタを形成
する薄い酸化膜(一般にゲート酸化膜と呼ばれる)、ま
た、13は画素間を電気的に分離する厚い酸化膜である
。
るCCD電極、9はCCDレジスタを埋め込み型にする
低濃度不純物層(例えばn型1本層は表面型の場合は不
要である)、10は基板(例えばn型)11の上に熱拡
散法により形成したウェル拡散層(例えばp型)である
。12は転送ゲートおよびCODシフトレジスタを形成
する薄い酸化膜(一般にゲート酸化膜と呼ばれる)、ま
た、13は画素間を電気的に分離する厚い酸化膜である
。
本構造においては、光ダイオード下のP型ウェル層の厚
さWlは垂直CCDシフトレジスタ下のp型ウェル層の
厚さW2より浅くなっている(これまでの構造における
ウェル深さは光ダイオードの下も、垂直CCDシフトレ
ジスタの下も同じ深さくW、=W2)に設定されていた
。)したがって、光ダイオード・基板間のパンチスルー
耐圧は垂直レジスタ・基板のパンチスルー耐圧よりも低
くなる。この結果、光ダイオードに強い光が入射し、ダ
イオードの電圧が低下(ダイオード用拡散層がn型の場
合は電荷読出し直後のリセット電圧(プラス)からOv
の方へ向かう)し、ダイオード電圧が所定の電圧まで低
下するとダイオード・基板間の電位差が大きくなりパル
チスルーを発生する。
さWlは垂直CCDシフトレジスタ下のp型ウェル層の
厚さW2より浅くなっている(これまでの構造における
ウェル深さは光ダイオードの下も、垂直CCDシフトレ
ジスタの下も同じ深さくW、=W2)に設定されていた
。)したがって、光ダイオード・基板間のパンチスルー
耐圧は垂直レジスタ・基板のパンチスルー耐圧よりも低
くなる。この結果、光ダイオードに強い光が入射し、ダ
イオードの電圧が低下(ダイオード用拡散層がn型の場
合は電荷読出し直後のリセット電圧(プラス)からOv
の方へ向かう)し、ダイオード電圧が所定の電圧まで低
下するとダイオード・基板間の電位差が大きくなりパル
チスルーを発生する。
このパルチスルーにより強烈光による余剰電荷(ブルー
ミング電荷)は基板側の方へ流出しくすなわち、ブルー
ミング電荷が垂直CODシフトレジスタの方へ溢れ出る
のを防ぐことができ)、ブルーミングの発生を防止する
ことができる。
ミング電荷)は基板側の方へ流出しくすなわち、ブルー
ミング電荷が垂直CODシフトレジスタの方へ溢れ出る
のを防ぐことができ)、ブルーミングの発生を防止する
ことができる。
本構造により固体撮像素子の問題となってきたブルーミ
ングは減少し、画質は大きく改善されるに至った。しか
し乍ら1本構造も未だ次にあげるような幾多の問題点を
抱えており、性能の向上および実用化(量産性など)を
図るにはより一層の改良が必要とされている。
ングは減少し、画質は大きく改善されるに至った。しか
し乍ら1本構造も未だ次にあげるような幾多の問題点を
抱えており、性能の向上および実用化(量産性など)を
図るにはより一層の改良が必要とされている。
(1)該ウェルの深さは現在Wlで4μm程度、W2で
6μm程度の値に設計されている。これは主表面上に形
成される配線、電極の寸法2間隙(現在の技術では1.
5〜2μm)に較べると大きい。このため、狭い光ダイ
オード寸法(第2図にDで示す)の下に浅い領域(第2
図のd)を確保することは難かしい。換言すれば、wl
を所定の値に浅くすることが難かしくパルチスルーによ
るブルーミング除去が出来なくなる。
6μm程度の値に設計されている。これは主表面上に形
成される配線、電極の寸法2間隙(現在の技術では1.
5〜2μm)に較べると大きい。このため、狭い光ダイ
オード寸法(第2図にDで示す)の下に浅い領域(第2
図のd)を確保することは難かしい。換言すれば、wl
を所定の値に浅くすることが難かしくパルチスルーによ
るブルーミング除去が出来なくなる。
さらに、ブルーミングを除去し易くするためには、光ダ
イオード下のウェル濃度(すなわち、Wlに相当する領
域のウェル濃度)を低くして行くことが必要である。ま
た、前述のようにWlを所定の値に・・浅くすることが
難かしいため(すなわちW、が深くなるため)、パルチ
スルーを発生させるのに高電圧を必要とする。この結果
、垂直CODシフトレジスタの特性の劣化および素子信
頼度の劣化を招く。
イオード下のウェル濃度(すなわち、Wlに相当する領
域のウェル濃度)を低くして行くことが必要である。ま
た、前述のようにWlを所定の値に・・浅くすることが
難かしいため(すなわちW、が深くなるため)、パルチ
スルーを発生させるのに高電圧を必要とする。この結果
、垂直CODシフトレジスタの特性の劣化および素子信
頼度の劣化を招く。
(2)W、形成用マスクのアラインメント(位置合せ)
の精度が悪いと垂直CODシフトレジスタ領域のウェル
深さが実効的に浅くなることになり、垂直COD・基板
間のパルチスルーが起る。
の精度が悪いと垂直CODシフトレジスタ領域のウェル
深さが実効的に浅くなることになり、垂直COD・基板
間のパルチスルーが起る。
このため垂直CODが動作しなくなる。
(3)将来、解像度の向上のため画素寸法が現在より縮
少されてゆくと、前項(1)にも増してWlを所定の浅
さに設計することは事実上不可能となり(W2側の横方
向の拡散がW1側にも押し寄せるため)、第2図に示し
たようなダイオード・基板間のパルチスルーによるブル
ーミングの除去は出来なくなる。
少されてゆくと、前項(1)にも増してWlを所定の浅
さに設計することは事実上不可能となり(W2側の横方
向の拡散がW1側にも押し寄せるため)、第2図に示し
たようなダイオード・基板間のパルチスルーによるブル
ーミングの除去は出来なくなる。
(4)前項(1)あるいは(3)で述べた横方向の拡散
のためWlの寸法はばらつきが大きく、この結果、素子
によってブルーミング除去率が異なることになる。
のためWlの寸法はばらつきが大きく、この結果、素子
によってブルーミング除去率が異なることになる。
(5)前項(2)で述べたマスク位置合せの精度が悪い
場合、あるいは(4)で述べたばらつきが許容値を超え
る場合は素子不良(歩留りの低下)となり、素子自体あ
るいはビデオカメラの価格を上昇させる。素子サイズが
通常のICに較べて4〜10倍大きい撮像素子の歩留り
は固体撮像素子(固体ビデオカメラ)の実用化にとって
最重要の因子である。
場合、あるいは(4)で述べたばらつきが許容値を超え
る場合は素子不良(歩留りの低下)となり、素子自体あ
るいはビデオカメラの価格を上昇させる。素子サイズが
通常のICに較べて4〜10倍大きい撮像素子の歩留り
は固体撮像素子(固体ビデオカメラ)の実用化にとって
最重要の因子である。
本発明の目的は固体撮像素子において、疑似信号ブルー
ミング(垂直スメア)を抑圧できる素子構造を実現する
事にある。
ミング(垂直スメア)を抑圧できる素子構造を実現する
事にある。
本発明は、素子分離用絶縁膜の下に高濃度不純物層を形
成し、この高濃度不純物層の深さを、ホトダイオード用
ウェル層および垂直出力拡散層用ウェル層よりも深く、
この高濃度不純物層の不純濃度を、これらウェル層のそ
れよりも高くしたものである。
成し、この高濃度不純物層の深さを、ホトダイオード用
ウェル層および垂直出力拡散層用ウェル層よりも深く、
この高濃度不純物層の不純濃度を、これらウェル層のそ
れよりも高くしたものである。
本発明の構造を実施例を用いて説明する。第3図は第1
図の光電変換素子1、垂直CCDシフトレジスタ2から
成る受光部の平面図である。31は活性領域(素子分離
領域以外の領域)を示し、32.33は垂直CCDシフ
トレジスタの第1電極、第2電極である。第3図のA−
A’線部の断面構造を示したものが、第4図であり、本
発明の構造をもつ実施例である。10はフォトダイオー
ド(例えばn型)1の下に形成したフォトダイオード用
ウェル層(例えばp型)、15はCODシフトレジスタ
を埋め込み型にする低濃度不純物層(例えばll型)9
の下に形成した垂直CODシフトレジスタ用ウェル層(
例えばp型)である。
図の光電変換素子1、垂直CCDシフトレジスタ2から
成る受光部の平面図である。31は活性領域(素子分離
領域以外の領域)を示し、32.33は垂直CCDシフ
トレジスタの第1電極、第2電極である。第3図のA−
A’線部の断面構造を示したものが、第4図であり、本
発明の構造をもつ実施例である。10はフォトダイオー
ド(例えばn型)1の下に形成したフォトダイオード用
ウェル層(例えばp型)、15はCODシフトレジスタ
を埋め込み型にする低濃度不純物層(例えばll型)9
の下に形成した垂直CODシフトレジスタ用ウェル層(
例えばp型)である。
16は素子分離用絶縁膜13下に形成した本発明の高濃
度不純物層(例えばp型)であり、ウェル層10,15
に比べ、より深い位置に形成し、不純物濃度も高いもの
である。本発明の構造にすると第2図で述べた(ブルー
ミング、スメア等を抑圧でき)、かつ、(1)〜(5)
の問題を解決することができる。第4図の実施例に示し
た製造方法の1例を第5図に示す6例えばn形Si基板
(不純物濃度1014〜10 ”c+e−’) 、51
上に酸化膜(膜厚50〜100n100n、を形成した
後、ホトレジ工程により、ホトダイオード領域53にホ
トダイオード用のp形イオン打ち込み層(〜10″〜2
X 10 ”am−2) 54を、電荷移送素子領域
55下には電荷移送素子用のp形イオン打ち込み層56
(打ち込み量1012〜10 ”am−2)を形成する
((a)図まで)、続いて熱拡散法により、p形つェル
層を所望の深さまで拡散する((b)図まで)、その後
、表面に新たな酸化膜57を形成し。
度不純物層(例えばp型)であり、ウェル層10,15
に比べ、より深い位置に形成し、不純物濃度も高いもの
である。本発明の構造にすると第2図で述べた(ブルー
ミング、スメア等を抑圧でき)、かつ、(1)〜(5)
の問題を解決することができる。第4図の実施例に示し
た製造方法の1例を第5図に示す6例えばn形Si基板
(不純物濃度1014〜10 ”c+e−’) 、51
上に酸化膜(膜厚50〜100n100n、を形成した
後、ホトレジ工程により、ホトダイオード領域53にホ
トダイオード用のp形イオン打ち込み層(〜10″〜2
X 10 ”am−2) 54を、電荷移送素子領域
55下には電荷移送素子用のp形イオン打ち込み層56
(打ち込み量1012〜10 ”am−2)を形成する
((a)図まで)、続いて熱拡散法により、p形つェル
層を所望の深さまで拡散する((b)図まで)、その後
、表面に新たな酸化膜57を形成し。
その上に通常のCVD法によりシリコンナイトライド膜
(Si、 N、 ’)を形成した後、ホトレジ工程によ
り加工したホトレジスト59をマスクとして、シリコン
ナイトライド膜58を通常のプラズマエツチング法によ
り加工する。その後、ホトレジスト59をマスクとして
素子分離用のp形イオン打ち込み層60、を形成する(
(C)図まで)、y1%トレジストを除去した後、素子
分離用酸化膜61を熱酸化法により形成する。この時、
同時に素子分離用p彫工鈍物層60は拡散され、p形つ
ェル層54.56よりも深い素子分離用P彫工鈍物層6
2が形成される((d)図まで)。その後、シリコンナ
イトライド層58を除去し、酸化膜57をエツチングし
た後、電荷移送素子用のゲート酸化膜63を形成した後
、ホトレジ工程を用いてチャネル用N層66を形成する
、その後ゲート電極用多結晶Si層64を加工形成する
。続いてホトダイオード用N層65を拡散あるいはイオ
ン打ち込みにより形成する((e)図まで)。以上のよ
うな方法により、本発明の構造を容易に実現できる。
(Si、 N、 ’)を形成した後、ホトレジ工程によ
り加工したホトレジスト59をマスクとして、シリコン
ナイトライド膜58を通常のプラズマエツチング法によ
り加工する。その後、ホトレジスト59をマスクとして
素子分離用のp形イオン打ち込み層60、を形成する(
(C)図まで)、y1%トレジストを除去した後、素子
分離用酸化膜61を熱酸化法により形成する。この時、
同時に素子分離用p彫工鈍物層60は拡散され、p形つ
ェル層54.56よりも深い素子分離用P彫工鈍物層6
2が形成される((d)図まで)。その後、シリコンナ
イトライド層58を除去し、酸化膜57をエツチングし
た後、電荷移送素子用のゲート酸化膜63を形成した後
、ホトレジ工程を用いてチャネル用N層66を形成する
、その後ゲート電極用多結晶Si層64を加工形成する
。続いてホトダイオード用N層65を拡散あるいはイオ
ン打ち込みにより形成する((e)図まで)。以上のよ
うな方法により、本発明の構造を容易に実現できる。
第6図は他の実施例であり、電荷移送素子用のP形つェ
ル層を素子分離用P形層62の横方向拡散により形成し
たものである。これは電荷転送素子を形成するチャネル
幅67を小さくする事で容易に形成できるものであり、
第5図(a)において、54.56を区別する必要がな
く、ホトレジ工程が不要となり、工程を短縮できる。
ル層を素子分離用P形層62の横方向拡散により形成し
たものである。これは電荷転送素子を形成するチャネル
幅67を小さくする事で容易に形成できるものであり、
第5図(a)において、54.56を区別する必要がな
く、ホトレジ工程が不要となり、工程を短縮できる。
第7図は他の実施例である。本素子の構造は電荷移送素
子用のP形つェル層、ホトダイオ・−ド用p形ウェル層
ともに、素子分離用P形層62の横方向拡散により形成
するものであり、チャネル幅67と、ダイオード幅68
を制御する事により、ウェル層形成工程を省略する事が
できる。
子用のP形つェル層、ホトダイオ・−ド用p形ウェル層
ともに、素子分離用P形層62の横方向拡散により形成
するものであり、チャネル幅67と、ダイオード幅68
を制御する事により、ウェル層形成工程を省略する事が
できる。
第8図〜第10図はホトダイオードの代わりにゲート酸
化膜69、ゲート電極70からなるMO5構造の光ダイ
オードを用いた実施例であり、各々、第5図(e)、第
6図、第7図の実施例に対応するものである。
化膜69、ゲート電極70からなるMO5構造の光ダイ
オードを用いた実施例であり、各々、第5図(e)、第
6図、第7図の実施例に対応するものである。
なお、本発明の説明においては、インターライン型CC
Dタイプの撮像素子について説明したが、垂直出力拡散
層(COD)の代わりにドレイン拡散層を用いるMOS
タイプの撮像素子においても同様に本発明を適用できる
事は明らかである。
Dタイプの撮像素子について説明したが、垂直出力拡散
層(COD)の代わりにドレイン拡散層を用いるMOS
タイプの撮像素子においても同様に本発明を適用できる
事は明らかである。
他の実施例として、第11図に示すようなLOCO3酸
化で自己整合的に素子分離用高濃度層62を形成した後
、66.65を形成し、素子分離用酸化膜を除去し、そ
の後ゲート酸化膜63、ゲート電極64を形成すること
により実現した本発明構造の実施例を示す。この構造は
第5図(e)の構造に対応する。同様に第6図〜第10
図の実施例に対しても素子分離用酸化膜を除去した実施
例がある。このような実施例では■従来の素子分離用酸
化膜下の界面トラップやストレス等に伴なう暗電流を小
さくできる。■素子上の段差構造を小さくでき、素子の
平坦に伴なう歩留り向上、等の利点がある。
化で自己整合的に素子分離用高濃度層62を形成した後
、66.65を形成し、素子分離用酸化膜を除去し、そ
の後ゲート酸化膜63、ゲート電極64を形成すること
により実現した本発明構造の実施例を示す。この構造は
第5図(e)の構造に対応する。同様に第6図〜第10
図の実施例に対しても素子分離用酸化膜を除去した実施
例がある。このような実施例では■従来の素子分離用酸
化膜下の界面トラップやストレス等に伴なう暗電流を小
さくできる。■素子上の段差構造を小さくでき、素子の
平坦に伴なう歩留り向上、等の利点がある。
本発明の構造とする事により疑似信号(ブルーミング、
スメア)を抑圧できる。さらにこの構造を以下の利点を
もって容易に実現する事ができる。
スメア)を抑圧できる。さらにこの構造を以下の利点を
もって容易に実現する事ができる。
(1) LOCO5酸化法を用い、自己整合法に形成す
る素子分離用高濃度不純物層を利用して本発明の構造を
実現できるため、合せずれに対する問題がなくなり、歩
留りよく、簡単に実現できる。
る素子分離用高濃度不純物層を利用して本発明の構造を
実現できるため、合せずれに対する問題がなくなり、歩
留りよく、簡単に実現できる。
(2)さらにこの素子分離用高濃度層の横方向拡散を利
用して、垂直出力拡散層領域下のウェル層を形成できる
ため製造工程をも短縮できる。
用して、垂直出力拡散層領域下のウェル層を形成できる
ため製造工程をも短縮できる。
第1図は、従来のCCD型固体撮像素子の構成を説明す
る図、第2図は、ブルーミングを除去す”るための構造
をそなえる従来のCCD型固体撮像衆子0断面図、第3
図は、本発明の一実施例であるインターラインCCD型
固体撮像素子の平面図、第4図は、第3図のA−A’線
断面図、第5図は、本発明の固体撮像素子の製造方法の
1例を説明する図、第6図、第7図、第8図、第9図、
第1O図および第11図は、本発明のそれぞれ別の実施
例である固体撮像素子の断面図である。 1・・・フォトダイオード、9・・・CCDシフトレジ
スタを埋め込み型にする低濃度不純物層、10・・・フ
ォトダイオード用ウェル層、11・・・基板、12・・
・薄い酸化膜、13・・・素子分離用酸化膜、工5・・
・CCDシフトレジスタ用ウェル層、16・・・高濃度
不純物層、33・・・CCDシフトレジスタの第2電極
。 第1図 Y z 口 〆 /l γ 3 図 第 4 ロ γ 5 図 @す (〆) ′WJ 5 図 (e) 第6図 冨 7 図 第 g 国 Z q 目 一〕l− ’f、tρ図 第 11 図
る図、第2図は、ブルーミングを除去す”るための構造
をそなえる従来のCCD型固体撮像衆子0断面図、第3
図は、本発明の一実施例であるインターラインCCD型
固体撮像素子の平面図、第4図は、第3図のA−A’線
断面図、第5図は、本発明の固体撮像素子の製造方法の
1例を説明する図、第6図、第7図、第8図、第9図、
第1O図および第11図は、本発明のそれぞれ別の実施
例である固体撮像素子の断面図である。 1・・・フォトダイオード、9・・・CCDシフトレジ
スタを埋め込み型にする低濃度不純物層、10・・・フ
ォトダイオード用ウェル層、11・・・基板、12・・
・薄い酸化膜、13・・・素子分離用酸化膜、工5・・
・CCDシフトレジスタ用ウェル層、16・・・高濃度
不純物層、33・・・CCDシフトレジスタの第2電極
。 第1図 Y z 口 〆 /l γ 3 図 第 4 ロ γ 5 図 @す (〆) ′WJ 5 図 (e) 第6図 冨 7 図 第 g 国 Z q 目 一〕l− ’f、tρ図 第 11 図
Claims (1)
- 【特許請求の範囲】 1、第1導電形の半導体基板の主表面領域に設けられた
該半導体基板と逆の第2導電形の半導体層内に、少なく
とも、光電変換素子群と、該光電変換素子の蓄積した信
号電荷を取り出す転送ゲートと、該信号電荷を読み出す
垂直出力拡散層群と、水平出力拡散層とを集積してなる
固体撮像素子において、該半導体層内の該光電変換素子
周辺の素子分離用酸化膜下に第2導電形の高濃度不純物
層を設け、該高濃度不純物層が該光電変換素子の下の領
域にまで延在し、かつ、主表面からみて、該高濃度不純
物層が該光電変換素子下の該半導体層より深い位置まで
存在する構造としたことを特徴とする固体撮像素子。 2、特許請求の範囲第1項記載の固体撮像素子において
、垂直出力拡散層領域周辺の素子分離用酸化膜下の該高
濃度不純物層が横方向拡散により、該垂直出力拡散層下
を接続していることを特徴とする固体撮像素子。 3、特許請求の範囲第1項記載の固体撮像素子において
、光電変換素子下の蓄積用拡散層下の半導体層の少なく
とも1部の領域は該光電変換素子周辺の素子分離用酸化
膜下の該高濃度不純物層が延在していない構造としたこ
とを特徴とする固体撮像素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14682284A JPS6126256A (ja) | 1984-07-17 | 1984-07-17 | 固体撮像素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14682284A JPS6126256A (ja) | 1984-07-17 | 1984-07-17 | 固体撮像素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6126256A true JPS6126256A (ja) | 1986-02-05 |
Family
ID=15416310
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14682284A Pending JPS6126256A (ja) | 1984-07-17 | 1984-07-17 | 固体撮像素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6126256A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100267129B1 (ko) * | 1996-03-28 | 2000-10-16 | 가네꼬 히사시 | 개선된인터라인전하결합소자고체이미지센서 |
JP2005347035A (ja) * | 2004-06-01 | 2005-12-15 | Yuasa Corp | 制御弁式鉛蓄電池 |
-
1984
- 1984-07-17 JP JP14682284A patent/JPS6126256A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100267129B1 (ko) * | 1996-03-28 | 2000-10-16 | 가네꼬 히사시 | 개선된인터라인전하결합소자고체이미지센서 |
JP2005347035A (ja) * | 2004-06-01 | 2005-12-15 | Yuasa Corp | 制御弁式鉛蓄電池 |
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