JPS61259571A

JPS61259571A - モノリシツク半導体装置及びその製造方法

Info

Publication number: JPS61259571A
Application number: JP10249285A
Authority: JP
Inventors: Yukinori Nakakura; 仲倉　幸典; Kenichi Nagata; 健一永田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1985-05-13
Filing date: 1985-05-13
Publication date: 1986-11-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明は、ゼロクロス機能）ｌ−ライアック又は同サイ
リスタにあって、ゼロクロス機能を付与する目的等で、
チップにＭＯＳＦＥＴを内蔵させたモノリシック半導体
装置及びその製造方法に関するものである。

〈発明の概要〉ゼロクロス機能を付与する手段としてチップに内蔵する
、ＭＯＳＦＥＴのゲート電極配線構造部分において、選
択的に酸素濃度を低下させた酸素ドープ半絶縁性ポリシ
リコン層とポリシリコン層の２層でＰＮ接合をシールド
し、さらにポリシリコン層とＭＯＳゲート電極配線との
間に絶縁のためのシリコン窒化膜層とシリコン酸化膜層
とを形成する。

〈従来の技術〉例えば、ゼロクロス型ホトトライアックｆ／（おいて、
チップ内蔵のＭＯＳＦＥＴのゲート電極配線は、従来モ
ノリシック構造のものは存在せず、アセンブリ工程で金
線をワイヤボンドによってゲ−１・電極に接続し、チッ
プ外にて電極配線を行うものであった。第４図に要部チ
ップ断面およびグーｌ−電極配線を示す。４１はＮ型半
導体基板、４２はＰウェル拡散領域、４３はソース拡散
領域、４４はドレイン拡散領域、４５はシリコン酸化膜
、４６はソース電極、４７はドレイン電極、４８．４８
はＰＮ接合オーツ（レイ電極、４９はＭＯＳゲート電極
である。このＭＯＳ　Ｆ　ＥＴのゲート電極配線は、チ
ップ外において金線５０により行われる。

５１はチップをダイボンドし、かつ」二記金線５０の他
端を電気的接続するリードフレームである。

ウェハプロセスにおいて、ＭＯＳＦＥＴのグー１〜電極
配線が困難であった理由は、第５図に拡大して示すよう
に、通常のシリコン酸化膜４５を保護膜とするチップに
おいて、単にゲート電極配線５２が、ＰＮ接合５３をま
たいでＮ型半導体基板４１内に形成したＮ　拡散領域５
４に接続される構造では、ＰＮ接合５３に逆バイアスが
印加された場合、Ｎ型半導体基板４１表面での空乏層の
広がシ（点線で示す）をグー１−電極配線５２が抑制し
、電界集中が起こシ、ＰＮ接合５３の逆耐圧が低下する
からである。

〈発明が解決しようとする問題点〉このように従来、チップに内蔵するＭＯＳＦＥＴのゲー
ト電極配線を、チップ外にて金線等によりワイヤボンド
していたため、アセンブリ工程に手間がかかり、またワ
イヤボンドの材料費等により高価とがる欠点があった。

さらにゼロクロス型ホトトライアックチップのＭＯＳゲ
ートには高バイアヌが印加されるが、ピンホール等の欠
陥により破壊してしまうチップ、及びゼロクロス電圧の
異常チップは、従来ではアセンプ工程を経た後の完成品
の特性テストでしか発見でき々かっだ。

本発明は、上述した従来の欠点を解消したモノリシック
半導体装置及びその製造方法を提供することを目的とす
る。

本発明は、例えば、電力用トライアックのオンオフ制御
のために使用される点弧用５ＳＲ（Ｓｏｌｉｄ−５ｔａ
ｔｅ　Ｒｅｊ？ａｙ）の受光側のプレーナ型ホトトライ
アックのうち、ゼロクロス機能を有するモノリシック半
導体装置に有用である。また、上記ホトトライアックチ
ップはＡＣ１００Ｖ用、ＡＣ２００Ｖ用等、用途に応じ
て要求されるブレイクオーバー電圧が異なるが、本発明
は、定格ブレイクオーバ電圧６００Ｖｆ７）ＡＣ２００
Ｖ用ノホｌ−トライアックチップに適用できる。

〈問題点を解決するための手段〉ＭＯＳ　Ｆ　ＥＴのゲート電極配線部分において、酸素
ドープ半絶縁性ポリシリコン層とポリシリコン層の２層
を被着するとともに、ポリシリコン膜とＭＯＳゲート電
極配線との間に絶縁のだめのシリコン窒化膜層とシリコ
ン配化膜層を形成し、酸素ドープ半絶縁性ポリシリコン
層とポリシリコン層を被着した状態で熱処理をほどこす
ことにより、ポリシリコン層の直下の酸素ドープ半絶縁
性ポリシリコン層の酸素濃度を他の領域より選択的に低
下する。

〈作　用〉ポリシリコン層の直下の酸素ドープ半絶縁性ポリシリコ
ン層の酸素濃度の低下で、静電シールド効果が他領域よ
り高められ、チップ内でのＭＯＳゲート配線が実現可能
となる。また、熱処理は、酸素ドープ半絶縁性ポリシリ
コン層の初期膜に応じた必要最小限の熱処理でよく、他
に悪影響を及ぼすことなく、選択的にその濃度を低下で
き非常に都合がよい。

〈実施例〉以下ゼロクロス型ホトトライアックチップに適した実施
例について説明する。第２図は主に電極配線を説明する
平面図、第１図はチップの断面構造を説明する第２図の
Ａ−Ａ’線断面図、第３図は第１図、第２図で構成され
るゼロクロス型ホトトライアックの等価回路図である。

各図で理解を容易にするため、同一機能部分には対応し
て同じ符号を付して示している。また、第２図において
、実線は電極配線部、点線は拡散領域部、斜線はポリシ
リコン領域部である。

１はＮ型半導体基板、２はＮ＋拡散領域、３（３’）は
Ｐゲート拡散領域、４（４’）はカソード拡散領域、５
（５’）　　はアノード拡散領域、６（６’）はＰウェ
ル拡散領域、７（７’）はソース拡散領域、８（８’）
はドレイン拡散領域、９（９’）はポリシリコン領域、
１．０（１０’）はＭＯＳゲート電極、１１はＴ２電極
、１２はＴ１電極、１３（１３’）はドレイン電極、（
１４，１４’）は抵抗ＲＧＫ拡散領域である。なお、上
記の（）書きは第２図のＡ−Ａ線断面、すなわち、第１
図の断面図に表われない部分であることを示している。

また第１図において、１５は酸素濃度の高い（例えば２
０〜３５　ａｔｍ％の）酸素ドープ半絶縁性ポリシリコ
ン層、１６は酸素濃度の低い（例えば０〜２０ａｔｍ％
の）酸素ドープ半絶縁性ポリシリコン層で、１７はシリ
コン窒化膜層、１８はシリコン酸化膜層である。

第３図におけるＭＯＳＦＥＴのゲート電極１０を、第１
図のようＫＰＮ接合２０をまたいで配線し、ＰＮ接合２
０から一定距離だけ離れた炉”拡散領域１に接続する。

ＰＮ接合２０のシリコン表面には保護膜として酸素ドー
プ半絶縁性ポリシリコンＮ１６、さらに同膜１６を貫通
し、Ｐウェル拡散領域６から前記ＰＮ接合２０をまたい
で、ひさし状に延びるポリシリコン層９、および両生導
体領域を覆うシリコン窒化膜１７、シリコン酸化膜１８
を形成する。

この際、シリコン窒化膜１７の形成後９００〜１１００
℃の熱処理を施すことによって、酸素ドープ半絶縁性ポ
リシリコン層１６とその上のひさし状のポリシリコン層
９との間で酸素の再配分を引起し、シリコン表面の酸素
ドープ半絶縁性ポリシリコン層１６の酸素濃度を局所的
に低下させる。

最終的な酸素濃度は、両層１６，９の厚みと、酸素ドー
プ半絶縁性ポリシリコンＮ１６の初期の酸素濃度で決ま
る。

同膜１６の初期酸素濃度をａ、初期厚みをｔｌとし、ポ
リシリコン層９の初期厚みをｔ２　としたとき、酸素の
再配分が完全に行われて均一に分布した場合の酸素濃度
すは、ｂ　＝　ａｔ＋／（ｔ１＋ｔ２）と表わせる。但
し、酸素の再配分は必ずしも完全に行う必要はない。高
温・長時間の熱処理は他領域の酸素ドープ半絶縁性ポリ
シリコン層１５のシリコン粒径を変化させＰＮ接合２０
のリーク電流増大の原因となるため不利である。しかし
、本例の構造では、酸素ドープ半絶縁性ポリシリコン層
１６の初期膜厚に応じた必要最小限の熱処理でよい。

ＰＮ接合２０およびＮ型半導体基板１０表面を覆う保護
膜として、単に全領域をポリシリコン（９）又は低酸素
濃度Ｏ〜２０ａｔｍ％の酸素ドープ半絶縁性ポリシリコ
ン（１６）で被覆する構造では、ＰＮ接合２０のリーク
電流が大きくて、ホトトライアックを構成するラテラル
型ＰＮＰ　）ランジスタの電流増幅率が低い値となって
しまい、ホトトライブックの感度も低いものとなり実用
的ではない。

また単に、全領域を酸素濃度２０〜３５　ａｔｍ％の酸
素ドープ半絶縁性ポリシリコン層（１５）で被覆する構
造では、ＰＮ接合２０のシールド効果が不充分となり、
ホトトライアックの高温動作中（Ｔａ；１００℃）のＰ
Ｎ接合２０の耐圧６００Ｖを実現できない。

さて、上記構造に類似な構造を実現する方法が考えられ
る。まず、ポリシリコン層（９）又は低酸素濃度０〜２
０　ａｔｍ％の酸素ビー１半絶縁性ポリシリコン層（１
６）を全面被着し、選択的エツチングによって必要箇所
以外の同膜を除去し、その後高濃度２０〜３５ａｔｍ％
の酸素ドープ半絶縁性ポリシリコン層（１５）を全面被
着し、あとは本発明と同様のプロセスをとる方法である
。しかしこの方法は、最初のポリシリコン層（９）又は
低酸素濃度の酸素濃度エツチングするときに半導体基板
１の表面も多少エツチングされるため、地肌荒れを起こ
すので工程的に困難が予想される。この点で前記した本
例の製造法は優れており有用である。

さて、本例の構造では、ひさし状のポリシリコン層９は
ＰＮ接合２０を構成するＰウェル拡散領域６に接続され
ていて、ＰＮ接合２０に逆バイアスが印加された場合の
Ｎ型半導体基板１の空乏層の伸びを助長する構造、いわ
ゆる接合のオーバレイの役割をしている。だが、低濃度
の酸素ドープ半絶縁性ポリシリコン層１６によるＰＮ接
合２０のシールド効果が充分であれば、Ｐウェル拡散領
域６への接続を省略する構造も成立する。

また、ＭＯＳゲー１−電極１０は、ＰＮ接合２０の空乏
層の伸びる距離だけ離れたＮ″−領域２にオーミックに
接続されているが、Ｎ型半導体基板１内に形成された他
のＰ　領域に接続してもよい。

このように本例によれば、従来、チップのアセンブリ工
程にて行っていたＭＯＳゲート電極の配線５０がチップ
内の配線１０により省略できる。

また、ゼロクロス型ホトｌ・ライアックチップのＭＯＳ
ゲートには高バイアスが印加されるが、ピンホール々ど
の欠陥により破壊してしまうチップおよびゼロクロヌ電
圧の異常チップを、上記したチップ段階で除去すること
ができる。

以上実施例として、ゼロクロス型ホト１−ライアックチ
ップについて説明したが、ゼロクロス型ホトサイリヌタ
チップ等においても同様に実施できる。これらを受光素
子としてさらに発光素子と対向させた構造とすれば、高
電圧電力用の点弧用ＳＳＲが構成される。

〈発明の効果〉このように本発明によれば、ＭＯＳ　Ｆ　ＥＴを内蔵す
るゼロクロス型ホトトライアックチップ等のゲート電極
配線を、ウェハプロセヌにおいてチップ内配線した構造
のモノリシック半導体装置、及び生産上に利点のある有
用な製造方法が提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すチップ断面図で、第２
図のＡ−Ａ線部に対応する。第２図はチップ上面図、第
３図はチップの等価回路図である。第４図は従来例を説明する一部断面斜視図、第５図は要
部拡大断面図である。１・・・Ｎ型半導体基板、　６・・Ｐウェル拡散領域、
９・・ポリシリコン層、　１０・・・ＭＯＳゲート電極
、　１５・・酸素ドープ半絶縁性ポリシリコン層層（高
濃度）、　１６　・酸素ドープ半絶縁性ポリシリコン層
（低濃度）、　　１７・・・シリコン窒化膜層、　１８
・・シリコン酸化膜層、　２ｏ・・ＰＮ接合。

Claims

【特許請求の範囲】１、ＭＯＳＦＥＴが内蔵され、該ＭＯＳＦＥＴのゲート
電極配線が、Ｎ型半導体基板と前記ＭＯＳＦＥＴを形成
するＰウェル拡散領域との境界部のＰＮ接合をまたいで
配線されるモノリシック半導体装置において、前記ＭＯＳＦＥＴのゲート電極配線部の前記両半導体領
域の表面上に、順次酸素ドープ半絶縁性ポリシリコン層
及びポリシリコン層を被着するとともに、前記ポリシリ
コン層と前記ＭＯＳＦＥＴのゲート電極配線との間に絶
縁のためのシリコン窒化膜層及びシリコン酸化膜層を形
成し、前記ポリシリコン層の直下の酸素ドープ半絶縁性
ポリシリコン層の酸素濃度は選択的に、他領域の同膜の
酸素濃度より低い値にしてなることを特徴とするモノリ
シック半導体装置。２、特許請求の範囲第１項記載において、前記ポリシリ
コン層は前記酸素ドープ半絶縁性ポリシリコン層を貫通
し、前記Ｐウェル拡散領域から前記ＰＮ接合をまたいで
ひさし状に延びる層であることを特徴とするモノリシッ
ク半導体装置。３、ＭＯＳＦＥＴが内蔵され、該ＭＯＳＦＥＴのゲート
電極配線が、Ｎ型半導体基板と前記ＭＯＳＦＥＴを形成
するＰウェル拡散領域との境界部のＰＮ接合をまたいで
配線されるモノリシック半導体装置の製造方法において
、前記ＭＯＳＦＥＴのゲート電極配線部の前記両半導体領
域の表面上に、順次酸素ドープ半絶縁性ポリシリコン層
及びポリシリコン層を被着し、該状態で熱処理をほどこ
すことにより、前記ポリシリコン層の直下の酸素ドープ
半絶縁性ポリシリコン層の酸素濃度を選択的に他領域よ
り低下せしめ、この後、前記ポリシリコン層と前記ＭＯ
ＳＦＥＴのゲート電極配線との間に絶縁のためのシリコ
ン窒化膜層及びシリコン酸化膜層を形成することを特徴
とするモノリシック半導体装置の製造方法。