JPS61255443A - レベルコントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、マイクロプロセッサアナライザの入出力イン
ターフェースの出力レベル制御に関するものである。

（従来の技術） 従来より、マイクロプロセッサ応用機器に使用されるマ
イクロプロセッサの動作をインサーキット方式で試験な
いし解析することのできるマイクロプロセッサアナライ
ザはよく知られている。マイクロプロセッサアナライザ
は、その本体側に対象とするプロセッサ（ターゲットプ
ロセッサ）の種類に適合した専用のバーンナルモジュー
ルが実装される。このパーソナルモジュールによりター
ゲットプロセッサを作動させるが、第３図に示すように
このモジュールからはケーブル１を介してプローブ（一
般にＰＯＤと略称される）２が接続されている。このＰ
ＯＤ上にターゲットブロセッ”＋ｔ　（ＣＰＵ）ｓを装
着する一方、バッファ４及びケーブル５を介してＰＯＤ
がら出ているソケットコネクタ６をターゲットボード７
上のマイクロプロセッサソケット８に差込んで接続し、
ＰＯＤ上のマイクロプロセッサがターゲットボードのメ
モリやＩ１０装置をアクセスすることができるようにな
っている。

（発明が解決しようとする問題点） ところで、マイクロプロセッサはＮ−ＭＯＳチップによ
りＴＴＬレベルで出力されるのが普通であった。従って
、入出力信号の授受は総べてＴＴＬレベルで行われてい
た。バッファ４はプローブ先端からプローブ内部へのゲ
ートとして位置付けられ、通常ＴＴＬのＩＣバッファで
構成されている。

最近、高密度化、省電力化が進み、ｃＰＵチップはちと
よりユーザー側の回路の周辺も０ＭＯ８のＩＣで構成さ
れるようになってきた。そのような０Ｍ０８回路のユー
ザーターゲットに従来のＮ・ＭＯＳ用のプローブを接続
すると不都合が生ずる。

一つには、ユーザー側回路の電源がオフのとき、プロー
ブ２の電源が入ると０ＭＯ８入力に逆バイアスがかかり
、ゲートを破壊することになる。また、ユーザー側の電
源がオンで、プローブの電源電圧の方がユーザー側より
高い場合、ラッチアップを起こすことがあり、ユーザー
側ＩＣを破壊することもある。

本発明の目的は、この様な点を解決するもので、ターゲ
ットボードの構成が０ＭＯ８のＩＣであっても、ターゲ
ットボードの電源電圧を監視しながら、プローブのイン
ターフェースバッファの出力レベルを制御することによ
ってユーザー側に影響を与えずに接続することができる
マイクロプロセッサアナライザのレベルコントローラを
提供することにある。

この様な目的を達成するために本発明では、ユーザータ
ーゲットボードの電源電圧をモニターし、ＮＰＮトラン
ジスタをエミッタフォロワーに用いて、クランプダイオ
ードを電流駆動すると共に、前記電源電圧がオフ状態の
ときはＬＯＷ”レベルの出力する手段を備え、前記クラ
ンプダイオードによって出力信号ラインをクランプして
ユーザーターゲットボードの電ｇｉｍ圧と等しい“ＨＩ
ＧＨ＃ルベルが出力されるようにし、またユーザーター
ゲットボードの電源電圧がオフのときには出力レベルを
０ボルトとするよう出力段のインターフェースのバッフ
ァを制御するようにしたことを特徴とする。

（実施例） 以下図面を用いて本発明の詳細な説明する。第１図は本
発明に係るレベルコントローラの一実施例を示す構成図
である。図において、１ｏはターゲットボードの電源電
圧レベルをｌｌｉ視する電源電圧モニタ回路である。１
１はレベルクランプ回路で、ターゲットボードの電源電
圧と等しいレベルでＴＴルベルのインターフェースバッ
ファ１２の出力をクランプする。また、ターゲットボー
ドの電源がオフ状態のときにはこのバッファ１２より出
力が出ないように、ゲート回路１３を経由しテ出力され
る制御信号によりバッファの出力をハイインピーダンス
にする。ターゲットボードの電源がオフ状態のときはク
ランプレベルも０ボルトとなるため、バッファ１２の出
力がハイインピーダンスになってもユーザー側に出力さ
れるレベルはＯボルトであり、むしろクランプ電流を軽
減してクランプ回路の負荷を軽くする働きがある。

レベルゲート回路１３は、電源電圧モニタ回路１０から
の信号に応じて、制御信号生成回路１４の出力信号の通
過を制御するものである。制御信号生成回路１４はゲー
ト条件信号が与えられたときに制御信号を出力するよう
になっている。

第２図はレベルコントローラの一興体例を示す構成図で
ある。電源電圧モニタ回路１０において、コレクタに＋
５ボルト電圧が印加されたトランジスタＴＲ１は、その
ベースには直列接続の抵抗Ｒ１、Ｒ２を介してターゲッ
トの電源電圧■十が印加され、またエミッタはコンデン
サｃ２が並列接続すれた抵抗Ｒ１を介してコモンライン
に接続されている。更に前記直列接続の抵抗Ｒ＋とＲ２
の共通接続点はコンデンサＣ４を介してコモンラインに
接続されている。また、トランジスタＴＲＩのエミッタ
にはレベルクランプ用のクランプダイオードＤＬ（ｚ　
＝　　１．　２．　　・・・０口）が接続されている。

抵抗Ｒ６はクランプ電流の制限抵抗で、低レベル出力が
保障できる出力電流に対してマージンを持って選定され
る。

これらクランプダイオード、バッファ及び抵抗でなる回
路部分はユーザーターゲットへの各入出力信号線ごとに
同様に用意されている。なお、これらのバッファには共
通にゲート回路１３の出力が与えられる。

電源電圧モニタ回路１０はまたトランジスタＴＲ２を有
し、そのベースには抵抗Ｒ４を介してターゲットの電源
電圧Ｖ＋が与えられ、またそのコレクタには＋５ボルト
電圧が印加され、またそのエミッタは抵抗Ｒ５を介して
コモンラインに接続されている。そしてこのエミッタ電
圧はバッファＢを介してゲート回路１３に導かれている
。

このような構成における動作を次に詳しく説明する。プ
ローブ先端のコネクタをターゲットに接続すると、Ｎ源
電圧モニタ回路１０に与えられたターゲットの電源電圧
Ｖ＋は抵抗Ｒ１，Ｒ２を経てトランジスタＴＲ１に供給
される。これによりＴＲ１がオンし、そのエミッタ電位
はくベース電圧）　　　（Ｖｂｅ）（ただし、Ｖｂｅは
ＴＲＩのベース・エミッタ間電圧で約０．７ボルト）ま
で引上げられる。同時に、クランプダイオードのクラン
プ電流を抵抗Ｒ３にバイアスする。

他方、抵抗Ｒ４を介して供給される電源電圧Ｖ十により
オンしたトランジスタＴＲ２のエミッタレベルは、ＴＲ
Ｉ側がＲ１・Ｃ１によりディレィを持ってオンするため
にクランプ電圧よりも早くオンとなり、ゲート出力制御
を行う。クランプ電圧はその後暫くしてオンするため、
ターゲットの電源オン時はＯボルトである。したがって
、ターゲットボードに対しては影響を与えず、ＴＲ１の
エミッタ電位にダイオード順方向オン電圧０．７ボルト
を加算した電圧、すなわち近似的にターゲットボードの
電源電圧■ヤに等しいかそれよりも低い値で出力される
。

このような制御の下でブＯ−ブのインターフェースバッ
フ？の方向性を指定する信号ＤＩＲやバス使用可能信号
Ｂｕｓ、Ｅが作用する。

（発明の効果） 以上説明したように、本発明によれば、ＣＭＯＳマイク
ロプロセッサが用いられ、その周辺も０ＭＯ８で構成さ
れたようなユーザーターゲットボードに対して、ブＯセ
ッサアナライザのサポートが可能となり、また更にユー
ザーの′Ｆｉ源電圧電圧動にも追従できるため、電源電
圧の不整合によって生じるユーザーのＩＣを破壊を防止
することができる。

【図面の簡単な説明】

第１図は本発明に係るレベルコントローラの一実施例を
示す構成図、第２図はレベルコントローラの一興体例を
示す構成図、第３図はマイクロプロセッサアナライザに
おけるプローブ部分の略示的構成図である。 ２・・・プローブ、４・・・インターフェースバッファ
、７・・・ユーザーターゲットボード、１０・・・電源
電圧モニタ回路、１１・・・レベルクランプ回路、１２
・・・インターフェースバッファ、１３・・・ゲート回
路、１４・・・制御信号生成回路。

Claims (1)

1. 【特許請求の範囲】 インサーキットエミュレータ方式によりターゲットマイ
   クロプロセッサの動作を試験することができるように構
   成されたアナライザにおいて、ターゲットボードの電源
   電圧を検出し、この電源電圧の変化に緩かに追従する電
   圧出力と、この電源電圧がオフ状態のときに禁止信号を
   出力する電源電圧モニタ回路と、 出力段インターフェースバッファの出力ラインを前記電
   源電圧モニタ回路の出力電圧にクランプするレベルクラ
   ンプ回路と、 出力段インターフェースバッファに与える制御信号を前
   記電源電圧モニタ回路が出力する禁止信号でゲートする
   ゲート回路 とを具備し、前記出力段インターフェースバッファの出
   力レベルがターゲットボードの電源電圧と等しいレベル
   となり、かつターゲットボードの電源電圧がオフ状態の
   ときは出力レベルが零となるように制御し、動作中はタ
   ーゲットボードの電源電圧レベルに出力がクランプされ
   ることを特徴とするマイクロプロセッサアナライザに使
   用のレベルコントローラ。